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Implementation of Dynamic Matrix Control on Field Programmable Gate Array 认领 引用 被引量：1
1
作者 兰建 李德伟 +1 位作者 杨楠 席裕庚 《Journal of Shanghai Jiaotong university(Science)》 EI 2011年第4期441-446,共6页
High performance computer is often required by model predictive control(MPC) systems due to the heavy online computation burden.To extend MPC to more application cases with low-cost computation facilities, the impleme... High performance computer is often required by model predictive control(MPC) systems due to the heavy online computation burden.To extend MPC to more application cases with low-cost computation facilities, the implementation of MPC controller on field programmable gate array(FPGA) system is studied.For the dynamic matrix control(DMC) algorithm,the main design idea and the implemental strategy of DMC controller are introduced based on a FPGA’s embedded system.The performance tests show that both the computation efficiency and the accuracy of the proposed controller can be satisfied due to the parallel computing capability of FPGA. 展开更多
关键词 model predictive control(MPC) dynamic matrix control(DMC) quadratic programming(QP) active set programmable logic device field programmable gate array(FPGA)
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Implimentations of SIMD machine using programmable gate array 认领 引用
2
作者 胡铭曾 《Journal of Harbin Institute of Technology(New Series)》 EI CAS 2000年第3期10-13,共4页
Field Programmable Gate Array(FPGA) and Single Instruction Multiple Data(SIMD) processing array share many architecture features. In both architectures, an array is employed to provide high speed computation. In this ... Field Programmable Gate Array(FPGA) and Single Instruction Multiple Data(SIMD) processing array share many architecture features. In both architectures, an array is employed to provide high speed computation. In this paper we show that the implementation of a Single Instruction Multiple Data (SIMD) machine the ABC 90 using the Field Programmable Gate Array (FPGA) is not completely suitable because of its characteristics. The comparison between the programmable gate arrays show that, they have many architectures features in common. Within this framework, we examine the differences and similarities between these array structures and touch upon techniques and lessons which can be done between these architectures in order to choose the appropriate Programmable gate array to implement a general purpose parallel computer. In this paper we introduce the principal of the Dynamically Programmable Date Array(DPGA) which combines the best feature of the FPGA and the SIMD arrays into a single array architecture. By the same way we show that the DPGA is more appropriate then the FPGA for wiring, hardwiring the general purpose parallel computers: SIMD and its implementation. 展开更多
关键词 Field Programmable Gate Array Single Instruction Multiple Data Dynamically Programmable Data Array
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Dynamically Reconfigurable Encryption System of the AES 认领 引用
3
作者 WANG Youren WANG Li YAO Rui ZHANG Zhai CUI Jiang 《Wuhan University Journal of Natural Sciences》 EI CAS 2006年第6期1569-1572,共4页
Reconfigurable computing has grown to become an important and large field of research, it offers advantages over traditional hardware and software implementations of computational algorithms. The Advanced Encryption S... Reconfigurable computing has grown to become an important and large field of research, it offers advantages over traditional hardware and software implementations of computational algorithms. The Advanced Encryption Standard （AES） algorithm is widely applied in government department and commerce. This paper analyzed the AES algorithms with different cipher keys, adopted a novel key scheduler that generated the round key real-time, proposed a dynamically reconfigurable encryption system which supported the AES algorithm with different cipher keys, and designed the architecture of the reconfigurable system. The dynamically reconfigurable AES system had been realized on FPGA. The result proves that the reconfigurable AES system is flexible, lower cost and high security level. 展开更多
关键词 dynamically reconfigurable hardware field programmable gate array （FPGA） advanced encryption standard （AES） algorithm cipher key
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Hardware Module Placement for Dynamically Reconfigurable Architecture 认领 引用
4
作者 Adnen Albouchi Ramzi Ayadi +1 位作者 Bouraoui Ouni Abdellatif Mtibaa 《Computer Technology and Application》 2011年第7期558-564,共7页
Partial Reconfigurable FPGAs （Field Programmable Gate Array） allow tasks to be placed and removed dynamically at runtime. One of the challenging problems is the placement of modules on reconfigurable resources. Seve... Partial Reconfigurable FPGAs （Field Programmable Gate Array） allow tasks to be placed and removed dynamically at runtime. One of the challenging problems is the placement of modules on reconfigurable resources. Several modules placement techniques have been introduced in the literature to solve the temporal placement problem. This paper presents a temporal placement approach that manages the resources of a reconfigurable device. In fact, the authors＇ contribution focuses on introducing a new temporal placement algorithm that aims to minimize the communication cost between modules. Results show an important improvement in communication cost compared with other approaches. 展开更多
关键词 FPGA （field programmable gate array） temporal placement run-time reconfigured systems.
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Reconfigurable Communication Processor: A New Approach for Network Processor 认领 引用
5
作者 孙华 陈青山 张文渊 《Journal of Shanghai Jiaotong university(Science)》 2003年第1期43-47,共5页
As the traditional RISC+ASIC/ASSP approach for network processor design can not meet the today’s requirements, this paper described an alternate approach, Reconfigurable Processing Architecture, to boost the performa... As the traditional RISC+ASIC/ASSP approach for network processor design can not meet the today’s requirements, this paper described an alternate approach, Reconfigurable Processing Architecture, to boost the performance to ASIC level while reserve the programmability of the traditional RISC based system. This paper covers both the hardware architecture and the software development environment architecture. 展开更多
关键词 network processor reconfigurable processor run time reconfiguration field programmable gate array (FPGA) raduced instruction set circuit (RISC) application specific integrated circuit(ASIC)
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Principle and architecture of parallel reconfiguration circuit for ternary optical computer 认领 引用 被引量：3
6
作者 欧阳山 金翊 +1 位作者 周裕 王宏健 《Journal of Shanghai University(English Edition)》 2011年第5期397-404,共8页
Reconfiguration is the key to produce an applicable ternary optical computer （TOC）. The method to implement the reconfiguration function determines whether a TOC can step into applied fields or not. In this work, a ... Reconfiguration is the key to produce an applicable ternary optical computer （TOC）. The method to implement the reconfiguration function determines whether a TOC can step into applied fields or not. In this work, a design of the reconfiguration circuit based on field programmable gates array （FPGA） is proposed, and the structure of the entire hardware system is discussed. 展开更多
关键词 reconfiguration circuit ternary optical computer （TOC） field programmable gates array （FPGA）
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Machine learning algorithm partially reconfigured on FPGA for an image edge detection system 认领 引用 被引量：1
7
作者 Gracieth Cavalcanti Batista Johnny Oberg +3 位作者 Osamu Saotome Haroldo F.de Campos Velho Elcio Hideiti Shiguemori Ingemar Soderquist 《Journal of Electronic Science and Technology》 EI CAS CSCD 2024年第2期48-68,共21页
Unmanned aerial vehicles(UAVs)have been widely used in military,medical,wireless communications,aerial surveillance,etc.One key topic involving UAVs is pose estimation in autonomous navigation.A standard procedure for... Unmanned aerial vehicles(UAVs)have been widely used in military,medical,wireless communications,aerial surveillance,etc.One key topic involving UAVs is pose estimation in autonomous navigation.A standard procedure for this process is to combine inertial navigation system sensor information with the global navigation satellite system(GNSS)signal.However,some factors can interfere with the GNSS signal,such as ionospheric scintillation,jamming,or spoofing.One alternative method to avoid using the GNSS signal is to apply an image processing approach by matching UAV images with georeferenced images.But a high effort is required for image edge extraction.Here a support vector regression(SVR)model is proposed to reduce this computational load and processing time.The dynamic partial reconfiguration(DPR)of part of the SVR datapath is implemented to accelerate the process,reduce the area,and analyze its granularity by increasing the grain size of the reconfigurable region.Results show that the implementation in hardware is 68 times faster than that in software.This architecture with DPR also facilitates the low power consumption of 4 mW,leading to a reduction of 57%than that without DPR.This is also the lowest power consumption in current machine learning hardware implementations.Besides,the circuitry area is 41 times smaller.SVR with Gaussian kernel shows a success rate of 99.18%and minimum square error of 0.0146 for testing with the planning trajectory.This system is useful for adaptive applications where the user/designer can modifyeconfigure the hardware layout during its application,thus contributing to lower power consumption,smaller hardware area,and shorter execution time. 展开更多
关键词 Dynamic partial reconfiguration(DPR) Field programmable gate array(FPGA)implementation Image edge detection Support vector regression(SVR) Unmanned aerial vehicle(UAV) pose estimation
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Architecture design for reliable and reconfigurable FPGA-based GNC computer for deep space exploration 认领 引用 被引量：11
8
作者 YANG MengFei LIU Bo +6 位作者 GONG Jian LIU HongJin HU HongKai DONG YangYang SHI Lei ZHAO YunFu MIAO ZhiFu 《Science China(Technological Sciences)》 SCIE EI CAS CSCD 2016年第2期289-300,共12页
SRAM(static random access memory)-based FPGA(field programmable gate array), owing to its large capacity, high performance, and dynamical reconfiguration, has become an attractive platform for So PC(system on programm... SRAM(static random access memory)-based FPGA(field programmable gate array), owing to its large capacity, high performance, and dynamical reconfiguration, has become an attractive platform for So PC(system on programmable chip) development. However, as the configuration memory and logic memory of the SRAM-based FPGA are highly susceptible to SEUs(single-event upsets) in deep space, it is a challenge to design and implement a highly reliable FPGA-based system for spacecraft, and no practical architecture has been proposed. In this paper, a new architecture for a reliable and reconfigurable FPGAbased computer in a highly critical GNC(guidance navigation and control) system is proposed. To mitigate the effect of an SEU on the system, multi-layer reconfiguration and multi-layer TMR(triple module redundancy) techniques are proposed, with a reliable reconfigurable real-time operating system(Space OS) managing the system level fault tolerance of the computer in the architecture. The proposed architecture for the reconfigurable FPGA-based computer has been implemented with COTS(commercial off the shelf) FPGA and has firstly been applied to the GNC system of a circumlunar return and reentry flight vehicle. The in-orbit results show that the proposed architecture is capable of meeting the requirements of high reliability and high availability, and can provide the expressive varying functionality and runtime flexibility for an FPGA-based GNC computer in deep space. 展开更多
关键词 fault tolerance system on programmable chip （SoPC） field programmable gate array （FPGA） multi-layer triple mod-ule redundancy intelligence reconfiguration
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基于FPGA的多源异构数据并行可配置采集方法 认领 引用 被引量：28
9
作者 李展鹏 邹孝付 +2 位作者 苏雍贺 张长志 陶飞 《计算机集成制造系统》 EI CSCD 北大核心 2021年第4期1008-1020,共13页
数据是支撑智能制造的关键要素,对生产各阶段数据的有效采集是实现“人—机—物—环境”制造全要素互联互通的基础。随着制造升级发展,车间不断引入来自不同厂家,具有不同协议、不同接口的设备,使得待采集数据多源异构且采集需求不断变... 数据是支撑智能制造的关键要素,对生产各阶段数据的有效采集是实现“人—机—物—环境”制造全要素互联互通的基础。随着制造升级发展,车间不断引入来自不同厂家,具有不同协议、不同接口的设备,使得待采集数据多源异构且采集需求不断变化。传统数据采集设备难以并行采集多源异构数据、难以根据采集需求的动态变化对采集设备动态配置,因此提出一种基于现场可编程门阵列(FPGA)的多源异构数据并行可配置采集方法,基于FPGA硬件并行完成对多源异构数据的监测,保证数据采集实时性;研究FPGA动态重构技术并设计了数据采集可配置方法,提升数据采集灵活性;最后,设计了验证方案,验证了所提方法的有效性。 展开更多
关键词 现场可编程门阵列 多源异构 数据采集 动态重构
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基于FPGA的多加解密算法可重构的设计 认领 引用 被引量：5
10
作者 陈翔宇 王翥 +2 位作者 姚艳 佟晓筠 罗清华 《计算机工程与设计》 北大核心 2019年第3期649-653,661,共5页
基于FPGA实现加解密系统时,采用多种算法处理数据可以适应不同的应用环境与功能需求,但在同一片上实现多种算法会导致逻辑资源消耗增加、资源利用率低、系统灵活性差。针对以上问题,以动态可重构技术为核心,基于ZYNQ-7000系列FPGA设计... 基于FPGA实现加解密系统时,采用多种算法处理数据可以适应不同的应用环境与功能需求,但在同一片上实现多种算法会导致逻辑资源消耗增加、资源利用率低、系统灵活性差。针对以上问题,以动态可重构技术为核心,基于ZYNQ-7000系列FPGA设计动态可重构控制平台,通过片上Cortex-A9ARM处理器控制重配置处理模块,将存储于SD卡中的多种算法逻辑按功能需求配置到片上划定的逻辑分区中,更新逻辑电路并完成算法重构。实验结果表明,该设计能在片上其它功能正常工作的同时,以15 759.51Bytes/ms的配置速度完成算法切换,在保证系统稳定的前提下,降低了片上的逻辑资源消耗,提高了资源利用率与系统灵活性。 展开更多
关键词 动态可重构 加解密算法 现场可编程逻辑门阵列 可重构控制平台 资源优化
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FPGA平台上动态硬件重构的Winograd神经网络加速器 认领 引用 被引量：2
11
作者 梅冰笑 滕文彬 +3 位作者 张弛 王文浩 李富强 苑福利 《计算机工程与应用》 CSCD 北大核心 2024年第22期323-334,共12页
为解决卷积神经网络在FPGA平台上进行硬件加速时存在的资源利用率低和资源受限问题,提出了一种基于FPGA动态部分重构技术和Winograd快速卷积的卷积神经网络加速器。该加速器通过运行时硬件重构对FPGA片上资源进行时分复用,采用流水线方... 为解决卷积神经网络在FPGA平台上进行硬件加速时存在的资源利用率低和资源受限问题,提出了一种基于FPGA动态部分重构技术和Winograd快速卷积的卷积神经网络加速器。该加速器通过运行时硬件重构对FPGA片上资源进行时分复用,采用流水线方式动态地将各个计算流水段配置到FPGA,各个流水段所对应的卷积计算核心使用Winograd算法进行定制优化,以在解决资源受限问题的同时最大程度地提升计算资源利用效率。针对该加速器架构,进一步构建了组合优化模型,用于搜索在特定FPGA硬件平台上部署特定网络模型的最优并行策略,并使用遗传算法进行设计空间求解。基于Xilinx VC709 FPGA平台对VGG-16网络模型进行部署和分析,综合仿真结果表明,所提出的设计方法能够在资源有限的FPGA上自适应地实现大型神经网络模型,加速器整体性能可以达到1078.3 GOPS,较以往加速器的性能和计算资源利用效率可以分别提升2.2倍和3.62倍。 展开更多
关键词 卷积神经网络 动态部分硬件重构 现场可编程门阵列(FPGA) 硬件加速器 Winograd快速卷积
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基于FPGA动态重构的多功能测试技术研究及应用验证 认领 引用 被引量：4
12
作者 邹孝付 李星仪 《现代制造工程》 CSCD 北大核心 2019年第3期102-107,共6页
针对目前测试装备与被测对象之间呈现出的"多对多"测试格局,结合FPGA动态重构研究一种多功能测试技术。首先从测试前端、典型信号等效器、测试后端三个方面给出了总体研究方案;然后在阐述了FPGA重构原理的前提下,重点研究了... 针对目前测试装备与被测对象之间呈现出的"多对多"测试格局,结合FPGA动态重构研究一种多功能测试技术。首先从测试前端、典型信号等效器、测试后端三个方面给出了总体研究方案;然后在阐述了FPGA重构原理的前提下,重点研究了作为测试前端关键技术的FPGA远程动态重构实现方式;以航天装备地面测试为背景,设计了集成多种总线接口的典型信号等效器;从测试算法IP库、上位机等方面设计了测试后端;最后基于上述关键技术研制了多功能测试硬件平台,并开展了应用验证,为促进测试装备与被测对象之间向着"一对多"方向发展提供了一定的理论和方法参考。 展开更多
关键词 多功能测试 FPGA 动态重构
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基于FPGA动态重构的快速车牌识别系统 认领 引用 被引量：4
13
作者 訾晶 张旭欣 金婕 《传感器与微系统》 CSCD 2019年第12期69-72,共4页
FPGA有限的片上资源限制了复杂神经网络的实现,通过动态部分重构技术,完成2种软硬件方案设计。与纯软件方式相比,网络执行速度提高了3倍以上;自制车牌字符数据集,在Caffe网络框架下实现了99.45%的训练精度;最终,基于PYNQ-Z1开发板,完成... FPGA有限的片上资源限制了复杂神经网络的实现,通过动态部分重构技术,完成2种软硬件方案设计。与纯软件方式相比,网络执行速度提高了3倍以上;自制车牌字符数据集,在Caffe网络框架下实现了99.45%的训练精度;最终,基于PYNQ-Z1开发板,完成了快速车牌识别系统的设计。 展开更多
关键词 现场可编程门阵列 卷积神经网络 高层次综合 动态部分重构 车牌识别
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数字阵列收发组件FPGA远程配置的研究与实现 认领 引用 被引量：1
14
作者 李冬芳 《雷达科学与技术》 2011年第3期272-276,共5页
数字阵列雷达(DAR)正成为相控阵雷达的一个重要发展方向,数字阵列收发组件(DAM)是其核心。针对数字阵列雷达DAM模块数量众多,通常与阵列天线集成安装在舱外导致调试困难的实际情况,给出了一种数字阵列收发组件现场可编程门阵列(FPGA)远... 数字阵列雷达(DAR)正成为相控阵雷达的一个重要发展方向,数字阵列收发组件(DAM)是其核心。针对数字阵列雷达DAM模块数量众多,通常与阵列天线集成安装在舱外导致调试困难的实际情况,给出了一种数字阵列收发组件现场可编程门阵列(FPGA)远程配置的设计方法,利用Flash存储配置数据、CPLD产生配置时序和通信接口、复用系统通信光纤,较好地解决了DAM模块远程调试的难题,动态重构技术的应用极大地提高了系统的试验效率,在某数字阵列雷达演示验证项目中得到成功应用,取得了良好的效果。 展开更多
关键词 数字阵列收发组件 现场可编程门阵列(FPGA) 远程配置 动态重构
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可重构计算硬件平台的改进设计 认领 引用 被引量：7
15
作者 王晟中 陈伟男 彭澄廉 《计算机工程》 CAS 北大核心 2010年第5期250-252,共3页
针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷,提出一种改进设计。基于支持二维重构区域的Virtex-4现场可编程门阵列(FPGA)芯片,使重构模块放置更灵活、芯片面积利用率更高,通过将单片FPGA和外设集成在一块印刷电路板上,使... 针对现有可重构计算硬件平台配置时间长、灵活性受限的缺陷,提出一种改进设计。基于支持二维重构区域的Virtex-4现场可编程门阵列(FPGA)芯片,使重构模块放置更灵活、芯片面积利用率更高,通过将单片FPGA和外设集成在一块印刷电路板上,使系统的结构更紧凑,利用FPGA内嵌微处理器减轻通信和访存开销。调试结果表明,改进平台灵活性较高、功能和可扩展性更强。 展开更多
关键词 可重构计算 部分可重构 动态可重构 现场可编程门阵列
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基于动态局部重配置的FPGA抗辐射模拟 认领 引用 被引量：6
16
作者 刘智斌 王伶俐 +1 位作者 周学功 童家榕 《计算机工程》 CAS 北大核心 2010年第14期218-220,226,共3页
提出一种与具体硬件结构无关、基于权重的错误注入模型,用于准确模拟基于SRAM的现场可编程门阵列抗辐射性能。提出基于JTAG边界扫描技术和动态局部重配置的错误注入模拟平台。实验结果证明,由该软件模型和硬件平台组成的错误注入系统具... 提出一种与具体硬件结构无关、基于权重的错误注入模型,用于准确模拟基于SRAM的现场可编程门阵列抗辐射性能。提出基于JTAG边界扫描技术和动态局部重配置的错误注入模拟平台。实验结果证明,由该软件模型和硬件平台组成的错误注入系统具有良好通用性,能更准确、高效地进行模拟,且成本较低。 展开更多
关键词 现场可编程门阵列 错误注入模型 动态局部重配置 JTAG边界扫描
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局部动态重构在SOPC中的应用 认领 引用 被引量：5
17
作者 黄俊 朱明程 《深圳大学学报（理工版）》 EI CAS 北大核心 2006年第4期351-355,共5页
提出一种在Xilinx平台上基于模块的局部重构设计方法,并将其应用在片上可编程系统SOPC中.在现有Xilinx软硬件平台上,以XC2VP40内嵌的PowerPC处理器内核为基础,通过XC2VP40内部配置访问通道(ICAP),对挂在OPB总路线上的DCTIP模块和IDCTIP... 提出一种在Xilinx平台上基于模块的局部重构设计方法,并将其应用在片上可编程系统SOPC中.在现有Xilinx软硬件平台上,以XC2VP40内嵌的PowerPC处理器内核为基础,通过XC2VP40内部配置访问通道(ICAP),对挂在OPB总路线上的DCTIP模块和IDCTIP模块进行动态重构.该方法实现了局部重构技术在SOPC中的应用,及FPGA硬件资源的高速时分复用,降低了系统功耗,提高了系统硬件资源的利用率. 展开更多
关键词 动态重构 现场可编程逻辑阵列 OPB总线 局部重构
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动态重构硬件加速中的性能开销建模 认领 引用 被引量：1
18
作者 苑福利 宫磊 +1 位作者 娄文启 陈香兰 《计算机工程与应用》 CSCD 北大核心 2022年第6期69-79,共11页
近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径。然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速... 近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径。然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关方法。为此,通过对主流FPGA的比特流配置文件进行剖析,提出了一种基于可重构功能模块消耗的资源估算相应部分重构比特流文件大小的方法,并在此基础上构建了运行时重构的性能开销模型。作为验证,在Xilinx VC709 FPGA平台对神经网络计算方法如Winograd算法、FFT算法、GEMM算法和加密算法如AES、DES等进行了动态重构模式下的硬件部署。实验结果表明,所提出的性能开销模型可以对不同算法的动态重构开销进行快速评估,并达到了平均98%的准确率,能够便捷地应用于动态重构加速器设计中。 展开更多
关键词 动态重构 代价模型 现场可编程门阵列(FPGA) 硬件加速
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Design of LED display based on FPGA 认领 引用 被引量：1
19
作者 周苑苑 吕常智 +1 位作者 高廷 辛国治 《Journal of Measurement Science and Instrumentation》 CAS 2013年第1期77-82,共6页
If single chip micro computer controls light-emitting diode(LED),it needs abundant peripheral resources,but in this way,it is not convenient to be expanded,modified and maintained.In order to overcome these shortcomin... If single chip micro computer controls light-emitting diode(LED),it needs abundant peripheral resources,but in this way,it is not convenient to be expanded,modified and maintained.In order to overcome these shortcomings,field programmable gate array(FPGA)is used to control LED.The hardware design uses low power consumption and high performance device EP1C6Q240C8.Quartus II is the software development environment.There are three modules built under the software development environment:divided clock module,word stock module and LED dot matrix display module,and these independent modules are connected to be a whole system.Finally,32×64 dot matrix display is realized successfully.It is convenient for the customer to adjust the three independent modules according to actual demands and it is easier to realize online updation. 展开更多
关键词 field programmable gate array(FPGA) EP1C6Q240C8 light-emitting diode(LED) dynamic display
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基于现场可编程门阵列的可重构手势交互教学机器人设计 认领 引用 被引量：6
20
作者 邓广雯 梁娇娇 +1 位作者 张驾祥 谭会生 《电气技术》 2023年第10期8-16,共9页
针对传统教学机器人可重构性差、系统综合应用性不足、人机交互功能简单等缺点,本文设计开发一种基于现场可编程门阵列(FPGA)的可重构动静态手势交互教学机器人。该机器人以Xilinx的Spartan6为控制器,通过OV5640摄像头对手势图像信息进... 针对传统教学机器人可重构性差、系统综合应用性不足、人机交互功能简单等缺点,本文设计开发一种基于现场可编程门阵列(FPGA)的可重构动静态手势交互教学机器人。该机器人以Xilinx的Spartan6为控制器,通过OV5640摄像头对手势图像信息进行识别传输,利用I2C总线与FPGA控制芯片进行通信,利用WiFi模块进行数据传输,从而对机器人进行相应的手势指令控制,实现人机手势交互、机械臂抓物、自动循迹、超声避障、运动除障、语音播报等多种功能。同时,该手势控制机器人对测试者的数字手势和动作手势识别正确率达95.1%,实时识别响应时间小于0.5s。本文设计的基于FPGA的可重构动静态手势交互教学机器人可应用于FPGA系统设计等研究类课程教学中,具有推广价值。 展开更多
关键词 可重构教学机器人 动静态手势控制 现场可编程门阵列(FPGA) 实时识别
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