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面向6G的低延迟低硬件成本4096点FFT处理器设计 认领 引用
1
作者 于建 纪佳琪 +1 位作者 范浩阳 李思楠 《电讯技术》 北大核心 2026年第7期1228-1235,共8页
为了满足6G的低延迟需求,采用多路延迟负反馈(Multi-path Delay Feedback,MDF)架构设计了快速傅里叶变换(Fast Fourier Transform,FFT)处理器。提出改良基211算法减少用于旋转因子的常数值总量,从而有效减少了只读存储器(Read-only M... 为了满足6G的低延迟需求,采用多路延迟负反馈(Multi-path Delay Feedback,MDF)架构设计了快速傅里叶变换(Fast Fourier Transform,FFT)处理器。提出改良基211算法减少用于旋转因子的常数值总量,从而有效减少了只读存储器(Read-only Memory,ROM)的尺寸。为进一步最小化硬件成本,提出了一种正则有符号位(Canonical Signed Digit,CSD)复数乘法器共享方案用于多路径FFT处理器的实现。使用Stratix V现场可编程门阵列(Field Programmable Gate Array,FPGA)实现设计,综合结果显示该设计方案能够有效控制硬件成本。工作频率为350 MHz时,数据吞吐量达到了31.3 sample/cycle,延迟仅为0.37μs。 展开更多
关键词 6G物理层 快速傅里叶变换器 多路径延迟负反馈架构 基2 k算法 共享CSD乘法器
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一种支持多数据块混合处理的FFT优化方法 认领 引用 被引量：6
2
作者 洪钦智 王志君 +1 位作者 郭一凡 梁利平 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2022年第6期42-50,共9页
针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及... 针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及可支持多数据块混合处理的块浮点处理架构,使得在同一硬件框架下可支持1个基9/2个基8/3个基5/4个基4/5个基3的高精度蝶形运算,运算速率和资源效率较高。基于上述方法,实现了一种支持4G/5G标准的多模高性能快速傅里叶变换处理器,可以支持64~4 096点的FFT/iFFT和12~3 240点的DFT/iDFT处理(60种点数模式)。该快速傅里叶变换处理器基于55 nm CMOS工艺实现,面积1.59 mm2,最高工作频率500 MHz,单数据模式下最大吞吐率1.5 GS/s,混合数据模式下最大吞吐率2.2 GS/s。与近年研究相比,该设计在增加较少资源的情况下,实现了更多点数支持、更高的吞吐率(2X~6X)和各种点数下更均衡的性能。 展开更多
关键词 快速傅里叶变换处理器 高性能 多模式 5G
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一种高速定点FFT处理器的设计与实现 认领 引用 被引量：9
3
作者 付博 李栋 谢应科 《计算机工程》 EI CAS 北大核心 2005年第11期52-55,共4页
提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬... 提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9.8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。 展开更多
关键词 快速傅立叶变换 FFT处理器 CORDIC算法
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块浮点FFT处理器的有限字长效应分析 认领 引用 被引量：3
4
作者 乔树山 黑勇 +1 位作者 吴斌 王晓琴 《电子科技大学学报》 EI CAS 北大核心 2008年第1期58-60,共3页
研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数... 研究了基于基8算法的块浮点FFT处理器的有限字长效应问题,提出了一种基于理论统计分析的静态模型。在不考虑输入信号的量化误差和系数量化误差情况下,对基8单元和加权过程的误差进行了分析;给出了有限字长效应所造成的误差随着频率点数和级数的变化趋势。通过SPEED开发平台得到的硬件仿真结果验证了该方法估计字长效应的正确性,可以将其应用于工程分析。 展开更多
关键词 FFT处理器 有限字长效应 基8单元 SPEED开发平台
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FFT处理器的一种扫描内建自测试方案 认领 引用 被引量：3
5
作者 杨德才 谢永乐 陈光 《仪器仪表学报》 EI CAS 北大核心 2008年第2期299-303,共5页
对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将... 对FFT处理器提出了一种采用扫描的内建自测试方案。该方案充分利用FFT结构上的规则性,采用扫描的可测性设计,不需要对处理器内部基本功能单元作任何更改,且测试序列生成和响应压缩都可通过对已有功能模块如累加器的复用来完成。通过将系统已有流水线寄存器构成扫描链且通过扫描链的可重构,不仅进一步简化了测试设计要求,而且减少了硬件成本和系统性能占用,同时还具有测试向量少、故障覆盖率高的优点。 展开更多
关键词 内建自测试 可测性设计 FFT处理器 扫描测试
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基于动态可重构的FFT处理器的设计与实现 认领 引用 被引量：5
6
作者 潘伟 刘欢 李广军 《微电子学》 CAS 北大核心 2009年第1期69-72,共4页
提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilin... 提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器。相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元。采用新颖的FFT控制算法,使得可重构部分面积很小。该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真。较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性。 展开更多
关键词 动态部分可重构 FFT处理器 FPGA
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变维度FFT硬件加速器结构设计及FPGA实现 认领 引用 被引量：3
7
作者 张多利 张玲佳 宋宇鲲 《微电子学与计算机》 CSCD 北大核心 2017年第12期34-39,44,共6页
本文设计了一种变维度FFT硬件加速器,其采用体-面-线的数据组织形式,提出了一种面划分[1]兼多路并行的架构,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了FFT运算的并行度,减少了处理器间的数据交互,并通... 本文设计了一种变维度FFT硬件加速器,其采用体-面-线的数据组织形式,提出了一种面划分[1]兼多路并行的架构,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了FFT运算的并行度,减少了处理器间的数据交互,并通过乒乓预读取的设计和无冲突的地址调整,提高了整机的运算访存比.本文设计的FFT加速器内含32个并行计算单元,支持IEEE-754标准下的32位单精度浮点数32点到64K点一维FFT运算,32点到256点的二维/三维FFT运算,且具有较强的可扩展性,可根据需要实现m×n×p序列的FFT运算.该设计已在Xilinx Virtex6FPGA芯片上进行原型验证,最高工作频率184.88 MHz. 展开更多
关键词 FFT硬件加速器 FFT处理器 地址调整模块 FPGA
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低功耗可配置FFT处理器的ASIC设计 认领 引用 被引量：2
8
作者 晏敏 李杰 +2 位作者 章兢 彭礴 谢斌 《微电子学》 CAS 北大核心 2010年第6期787-791,共5页
提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算。采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为... 提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算。采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为3个,进一步降低了功耗。同时,在存储器读写和蝶形单元的运算之间采用流水线结构,以提高处理速度。该FFT处理器采用SMIC 0.18μm CMOS工艺库进行综合及布局布线,芯片核心面积为1.09 mm2,功耗仅为0.69 mW/MHz,实现了低功耗的目标。 展开更多
关键词 FFT处理器 ASIC 频谱分析
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基于FPGA的FFT处理器研究与设计 认领 引用 被引量：6
9
作者 杨军 郭跃东 蒋慕蓉 《计算机技术与发展》 2009年第9期225-227,231,共3页
给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在... 给出了一种基于CORDIC算法的FFT处理器的设计方案,可实现高速定点实时的FFT运算。该设计以基2时序抽取FFT算法为基础,采用流水线技术来提高整个系统的吞吐率,具有硬件结构简单,配置灵活,器件耦合性低,精度高,系统稳定的特点。该设计已在Altera芯片EP2C35F672C6上进行了时序仿真,能够满足50MHz的系统时钟。 展开更多
关键词 FFT处理器 CORDIC算法 FPGA
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数据全并行FFT处理器的设计 认领 引用 被引量：7
10
作者 谢应科 付博 《计算机研究与发展》 EI 北大核心 2004年第6期1022-1029,共8页
讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,... 讨论了基 4和混和基算法的FFT处理器设计问题 ,提出的操作数地址映射方法充分利用了FFT算法本身的同址性质 ,能同时提供蝶形运算所需的 4个操作数 ,具有最大的数据并行性 按照旋转因子存放规则 ,蝶形运算所需的 3个旋转因子地址相同 ,且寻址方式简单 运算部件采用 3个乘法的复数运算算法 ,有效减少了运算部件的大小 ,它既可以作基 4蝶形运算 ,也可以同时进行 2个基 2蝶形运算 采用Altera公司的EP2 0 0K4 0 0E ,工作频率达到 89MHz,1 0 2 4点 1 6位复数FFT需要 1 4 1 μs,4 0 96点需要 6 展开更多
关键词 快速傅里叶变换(FFT) FFT处理器
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基于超标量处理器的高效FFT映射方法 认领 引用 被引量：2
11
作者 高立宁 朱亮 +1 位作者 刘腾飞 刘峰 《北京理工大学学报》 EI CAS CSCD 北大核心 2016年第9期940-946,共7页
针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化... 针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能. 展开更多
关键词 快速傅里叶变化(FFT) 高速缓存(cache) 超标量处理器
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基于FPGA的可扩展高速FFT处理器的设计与实现 认领 引用 被引量：6
12
作者 刘晓明 孙学 《电讯技术》 2005年第3期147-151,共5页
本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构... 本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。 展开更多
关键词 快速傅里叶变换 处理器 坐标旋转数字计算机 现场可编程门阵列 设计
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二维级联流水结构大点数FFT运算器实现研究 认领 引用 被引量：12
13
作者 王晓君 龙腾 周希元 《无线电工程》 2010年第11期19-22,共4页
大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线... 大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线结构设计、基本运算单元以及地址生成等方面详细介绍一维列(行)变换的工程实现方法,并给出列、行变换之间所乘旋转因子的压缩算法。工程实际应用表明,该大点数FFT运算器具有变换速度快、调试方便及可在单片FPGA实现的优点。 展开更多
关键词 FFT运算器 级联 流水 工程实现
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基于ASIC的128点FFT处理器的设计 认领 引用 被引量：2
14
作者 赖松林 曾益彬 程树英 《福州大学学报（自然科学版）》 CAS 北大核心 2008年第6期836-840,共5页
所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机... 所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核. 展开更多
关键词 专用集成电路 处理器 快速傅里叶变换 状态机
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OFDM系统中FFT处理器的版图设计 认领 引用 被引量：1
15
作者 王仁平 何明华 《福州大学学报（自然科学版）》 CAS 北大核心 2010年第4期538-543,共6页
用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰... 用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰效应实现串扰不超过设定的阈值,并对布局阻塞违规和布线违规提出解决办法.实现了满足时序和制造工艺要求的FFT处理器版图,达到项目设定的各项性能指标要求. 展开更多
关键词 OFDM系统 FFT处理器 版图设计 电源网络设计
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基于FFT的直线电机地铁牵引电机功率因数角测量 认领 引用 被引量：2
16
作者 张进高 卢琴芬 +2 位作者 王利 叶云岳 洪伟明 《浙江大学学报（工学版）》 EI CAS CSCD 北大核心 2012年第11期1981-1984,2043,共4页
基于传统快速傅里叶变换(FFT)频谱分析,提出测量功率因数角获取功率因数的方法,分析该方法的实现原理,完成一套以定点数字信号处理器(DSP)为核心的测量装置.在同步采样和非同步采样方式下,进行正弦信号与方波信号的测量实验.实验结果表... 基于传统快速傅里叶变换(FFT)频谱分析,提出测量功率因数角获取功率因数的方法,分析该方法的实现原理,完成一套以定点数字信号处理器(DSP)为核心的测量装置.在同步采样和非同步采样方式下,进行正弦信号与方波信号的测量实验.实验结果表明,采用该方法,正弦信号在同步采样和非同步采样情况下都能够获得准确的相角差;而方波信号即使在非同步采样情况下通过提取基波信号也能够获得准确的相角差. 展开更多
关键词 直线电机地铁 功率因数 功率因数角 快速傅里叶变换 数字信号处理器
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面向OFDM应用的低硬件开销低功耗64点FFT处理器设计 认领 引用 被引量：5
17
作者 于建 《电讯技术》 北大核心 2020年第3期338-343,共6页
在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种... 在基于正交频分复用(Orthogonal Frequency Division Multiplexing,OFDM)的无线系统中,快速傅里叶变换(Fast Fourier Transform,FFT)作为关键模块,消耗着大量的硬件资源。为此,针对于IEEE802. 11a标准的无线局域网基带技术,提出了一种低硬件开销、低功耗的基-24算法流水线架构FFT处理器设计方案。在硬件实现上,采用单路延迟负反馈(Single-path Delay Feedback,SDF)流水线架构;为了降低硬件资源消耗,基于新型的改良蝶形架构利用正则有符号数(Canonical Signed Digit,CSD)常数乘法器替代布斯乘法器完成所有的复数乘法运算。设计采用QUARTUS PRIME工具进行开发,搭配Cyclone 10 LP系列器件,编译结果显示该方案与其他已存在的方案相比,至少节约硬件成本25%,降低功耗18%。 展开更多
关键词 正交频分复用 快速傅里叶变换处理器 改良蝶形架构 CSD常数乘法器 流水线架构
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基于DSP并行系统的FFT算法实现 认领 引用 被引量：2
18
作者 朱林 王志凌 黄天戍 《武汉理工大学学报》 CAS 北大核心 2009年第20期102-104,120,共3页
在卫星图像处理项目研究中,大量使用到快速傅立叶变换运算。为了进一步提高运算速度,提出使用DSP芯片TMS320DM642和X86-PC系统组建实验系统。在实验系统中,主要运算任务由2个并行的DSP子系统承担。通过与传统FFT计算平台的比较实验,表... 在卫星图像处理项目研究中,大量使用到快速傅立叶变换运算。为了进一步提高运算速度,提出使用DSP芯片TMS320DM642和X86-PC系统组建实验系统。在实验系统中,主要运算任务由2个并行的DSP子系统承担。通过与传统FFT计算平台的比较实验,表明该系统拥有更加快速的FFT计算能力,并且还可以通过扩展进一步提高这种运算能力。 展开更多
关键词 数字信号处理器 并行处理 FFT算法 代码优化
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申威26010众核处理器上一维FFT实现与优化 认领 引用 被引量：3
19
作者 赵玉文 敖玉龙 +3 位作者 杨超 刘芳芳 尹万旺 林蓉芬 《软件学报》 EI CSCD 北大核心 2020年第10期3184-3196,共13页
根据申威26010众核处理器的特点提出了基于两层分解的一维FFT众核并行算法.该算法基于迭代的Stockham FFT计算框架和Cooley-Tukey FFT算法,将大规模FFT分解成一系列的小规模FFT来计算,并通过设计合理的任务划分方式、寄存器通信、双缓... 根据申威26010众核处理器的特点提出了基于两层分解的一维FFT众核并行算法.该算法基于迭代的Stockham FFT计算框架和Cooley-Tukey FFT算法,将大规模FFT分解成一系列的小规模FFT来计算,并通过设计合理的任务划分方式、寄存器通信、双缓冲以及SIMD向量化等与计算平台相关的优化方法来提高FFT的计算性能.最后对所提出算法的性能进行了测试,相比于单主核上运行的FFTW3.3.4库,获得了平均44.53x的加速比,最高加速比可达56.33x,且其带宽利用率最高可达83.45%. 展开更多
关键词 申威26010处理器 一维FFT 两层分解 Cooley-Tukey 众核并行
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一种采用改良基-26算法的低复杂度高吞吐量FFT处理器设计 认领 引用 被引量：2
20
作者 于建 《电讯技术》 北大核心 2022年第5期671-677,共7页
面向无线个人局域网应用设计了一种高吞吐量、低复杂度的2048点快速傅里叶变换处理器。提出了新型改良基-26算法用于降低硬件实现复杂度,采用多路径负反馈架构来提高数据吞吐量。为了减少硬件成本,采取正则有符号数常数乘法器替代布... 面向无线个人局域网应用设计了一种高吞吐量、低复杂度的2048点快速傅里叶变换处理器。提出了新型改良基-26算法用于降低硬件实现复杂度,采用多路径负反馈架构来提高数据吞吐量。为了减少硬件成本,采取正则有符号数常数乘法器替代布斯乘法器完成除旋转因子W2048外所有旋转因子的复数乘法运算。另外,采用了一种减少存储旋转因子W2048系数只读存储器空间的方法,将其存储空间减少为原来的一半。基于QUARTUS PRIME平台的仿真结果显示,工作频率为320 MHz时,最高数据吞吐速率达到了2.6 Gsample/s,而且对比以往的研究方案至少可节约逻辑单元使用量23%,记忆体单元使用量12%。 展开更多
关键词 无线个局域网(WPAN) 快速傅里叶变换处理器 多路径延迟负反馈(MDF)架构 改良基-26算法
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