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NeuroPulse:Spiking-Transformer Hybrid Architecture for Ultra-Low-Power Continual Learning in Neuromorphic Network Processors 认领 引用
1
作者 Mohammed Abdullah Alsuwaiket 《Computers, Materials & Continua》 SCIE EI 2026年第9期1735-1757,共23页
Conventional deep learning networks impose prohibitive energy requirements on continuously operational network intelligence applications such as anomaly detection,traffic classification,and adaptive Quality-of-Service... Conventional deep learning networks impose prohibitive energy requirements on continuously operational network intelligence applications such as anomaly detection,traffic classification,and adaptive Quality-of-Service(QoS)control.This paper proposes NeuroPulse,a spiking-transformer hybrid neural architecture that combines the temporal sparsity of spiking neural networks(SNNs)with the representational power of sparse self-attention,enabling efficient deployment on neuromorphic network processors(NNPs).We propose a Rate-Coded Cross-Attention(RCCA)module,which converts population-coded spike-trains into attention queries,allowing long-range dependency modeling within sub-milliwatt(sub-mW)power budgets.NeuroPulse also supports catastrophe-free continual learning on non-stationary network traffic distributions via a Hebbian Synaptic Consolidation(HSC)mechanism,eliminating the need for full model retraining.Experiments on NSL-KDD,UNSW-NB15,and real-world 5G RAN telemetry datasets demonstrate that NeuroPulse achieves 94.3%intrusion detection accuracy at 0.23 mW average energy consumption—a 12×power reduction over transformer-only baselines—while retaining 97.1%of accumulated knowledge after 50 sequential task updates,making it uniquely suited for always-on intelligent network nodes. 展开更多
关键词 Spiking neural networks neuromorphic computing sparse self-attention continuous learning intrusion detection energy efficient AI network processors
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Architecture-level performance/power tradeoff in network processor design 认领 引用
2
作者 陈红松 季振洲 胡铭曾 《Journal of Harbin Institute of Technology(New Series)》 EI CAS 2007年第1期45-48,共4页
Network processors are used in the core node of network to flexibly process packet streams. With the increase of performance, the power of network processor increases fast, and power and cooling become a bottleneck. A... Network processors are used in the core node of network to flexibly process packet streams. With the increase of performance, the power of network processor increases fast, and power and cooling become a bottleneck. Architecture-level power conscious design must go beyond low-level circuit design. Architectural power and performance tradeoff should be considered at the same time. Simulation is an efficient method to design modem network processor before making chip. In order to achieve the tradeoff between performance and power, the processor simulator is used to design the architecture of network processor. Using Netbeneh, Commubench benchmark and processor simulator-SimpleScalar, the performance and power of network processor are quantitatively evaluated. New performance tradeoff evaluation metric is proposed to analyze the architecture of network processor. Based on the high performance lnteI IXP 2800 Network processor eonfignration, optimized instruction fetch width and speed ,instruction issue width, instruction window size are analyzed and selected. Simulation resuits show that the tradeoff design method makes the usage of network processor more effectively. The optimal key parameters of network processor are important in architecture-level design. It is meaningful for the next generation network processor design. 展开更多
关键词 network processor design performance/power simulation tradeoff evaluation optimization
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Reconfigurable Communication Processor: A New Approach for Network Processor 认领 引用
3
作者 孙华 陈青山 张文渊 《Journal of Shanghai Jiaotong university(Science)》 2003年第1期43-47,共5页
As the traditional RISC+ASIC/ASSP approach for network processor design can not meet the today’s requirements, this paper described an alternate approach, Reconfigurable Processing Architecture, to boost the performa... As the traditional RISC+ASIC/ASSP approach for network processor design can not meet the today’s requirements, this paper described an alternate approach, Reconfigurable Processing Architecture, to boost the performance to ASIC level while reserve the programmability of the traditional RISC based system. This paper covers both the hardware architecture and the software development environment architecture. 展开更多
关键词 network processor reconfigurable processor run time reconfiguration field programmable gate array (FPGA) raduced instruction set circuit (RISC) application specific integrated circuit(ASIC)
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Efficiency of Cache Mechanism for Network Processors 认领 引用 被引量：1
4
作者 徐波 常剑 +2 位作者 黄诗萌 薛一波 李军 《Tsinghua Science and Technology》 EI CAS 2009年第5期575-585,共11页
With the explosion of network bandwidth and the ever-changing requirements for diverse network-based applications,the traditional processing architectures,i.e.,general purpose processor（GPP） and application specific... With the explosion of network bandwidth and the ever-changing requirements for diverse network-based applications,the traditional processing architectures,i.e.,general purpose processor（GPP） and application specific integrated circuits（ASIC） cannot provide sufficient flexibility and high performance at the same time.Thus,the network processor（NP） has emerged as an alternative to meet these dual demands for today＇s network processing.The NP combines embedded multi-threaded cores with a rich memory hierarchy that can adapt to different networking circumstances when customized by the application developers.In today＇s NP architectures,multithreading prevails over cache mechanism,which has achieved great success in GPP to hide memory access latencies.This paper focuses on the efficiency of the cache mechanism in an NP.Theoretical timing models of packet processing are established for evaluating cache efficiency and experiments are performed based on real-life network backbone traces.Testing results show that an improvement of nearly 70% can be gained in throughput with assistance from the cache mechanism.Accordingly,the cache mechanism is still efficient and irreplaceable in network processing,despite the existing of multithreading. 展开更多
关键词 cache network processor efficiency evaluation
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Architecture-Aware Session Lookup Design for Inline Deep Inspection on Network Processors 认领 引用
5
作者 徐波 何飞 +1 位作者 薛一波 李军 《Tsinghua Science and Technology》 EI CAS 2009年第1期19-28,共10页
Today＇s firewalls and security gateways are required to not only block unauthorized accesses by authenticating packet headers, but also inspect flow payloads against malicious intrusions. Deep inspection emerges as a... Today＇s firewalls and security gateways are required to not only block unauthorized accesses by authenticating packet headers, but also inspect flow payloads against malicious intrusions. Deep inspection emerges as a seamless integration of packet classification for access control and pattern matching for intrusion prevention. The two function blocks are linked together via well-designed session lookup schemes. This paper presents an architecture-aware session lookup scheme for deep inspection on network processors （NPs）. Test results show that the proposed session data structure and integration approach can achieve the OC-48 line rate （2.5 Gbps） with inline stateful content inspection on the Intel IXP2850 NP. This work provides an insight into application design and implementation on NPs and principles for performance tuning of NP-based programming such as data allocation, task partitioning, latency hiding, and thread synchronization. 展开更多
关键词 session lookup deep inspection network processor performance optimization
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Hardwired Logic and Multithread Design in Network Processors 认领 引用
6
作者 李旭东 徐扬 +1 位作者 刘斌 王小军 《Tsinghua Science and Technology》 EI CAS 2004年第2期207-212,共6页
High-performance network processors are expected to play an important role in future high-speed routers. This paper focuses on two representative techniques needed for high-performance network processors: hardwired lo... High-performance network processors are expected to play an important role in future high-speed routers. This paper focuses on two representative techniques needed for high-performance network processors: hardwired logic design and multithread design. Using hardwired logic, this paper compares a single-thread design with a multithread design, and proposes general models and principles to analyze the clock frequency and the resource cost for these environments. Then, two IP header processing schemes, one in single-thread mode and the other in double-thread mode, are developed using these principles and the implementation results verified the theoretical calculation. 展开更多
关键词 network processor (NP) hardwired logic multithread IP header processing
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Building RNC in All-IP Wireless Networks using Network Processors 认领 引用
7
作者 CHENGSheng NIXian-le ZHUXin-ning DINGWei 《The Journal of China Universities of Posts and Telecommunications》 2004年第2期86-91,共6页
This paper describes a solution to build network-processor-based Radio Network Controller (RNC) in all-IP wireless networks, it includes the structure of the 3rd Generation (3G) wireless networks and the role of netwo... This paper describes a solution to build network-processor-based Radio Network Controller (RNC) in all-IP wireless networks, it includes the structure of the 3rd Generation (3G) wireless networks and the role of network nodes, such as Base Station (BS), RNC, and Packet-Switched Core Networks (PSCN). The architecture of IXP2800 network processor; the detailed implementation of the solution on IXP2800-based RNC are also covered. This solution can provide scalable IP forward features and it will be widely used in 3G RNCs. 展开更多
关键词 G 3GPP All-IP wireless networks RNC IP network processor IXP2800
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Trends of Communication Processors 认领 引用 被引量：1
8
作者 LIU Dake CAI Zhaoyun WANG Wei 《China Communications》 SCIE CSCD 2016年第1期1-16,共16页
Processors have been playing important roles in both communication infrastructure systems and terminals.In this paper,both application specific and general purpose processors for communications are discussed including... Processors have been playing important roles in both communication infrastructure systems and terminals.In this paper,both application specific and general purpose processors for communications are discussed including the roles,the history,the current situations,and the trends.One trend is that ASIPs(Application Specific Instruction-set Processors) are taking over ASICs(Application Specific Integrated Circuits) because of the increasing needs both on performance and compatibility of multi-modes.The trend opened opportunities for researchers crossing the boundary between communications and computer architecture.Another trend is the serverlization,i.e.,more infrastructure equipments are replaced by servers.The trend opened opportunities for researchers working towards high performance computing for communication,such as research on communication algorithm kernels and real time programming methods on servers. 展开更多
关键词 ASIP baseband processor network processor application processor server processor
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高性能可重构网络协议解析器的设计与实现 认领 引用 被引量：1
9
作者 张丽果 吴凯 +4 位作者 王文哲 张毅 王睿 曹亚莉 肖杉 《西安邮电大学学报》 2025年第3期58-67,共10页
针对当前网络中数据平面在处理新型协议时面临资源占用过多和性能较低的问题,设计并实现了一种可重构解析器。根据解析图生成解析指令实现解析器的重构,通过采用全等比较器组替代传统的三态内容寻址存储器(Ternary Content Addressable ... 针对当前网络中数据平面在处理新型协议时面临资源占用过多和性能较低的问题,设计并实现了一种可重构解析器。根据解析图生成解析指令实现解析器的重构,通过采用全等比较器组替代传统的三态内容寻址存储器(Ternary Content Addressable Memory,TCAM),降低资源占用。增加预处理解析器对常规协议帧进行预处理,采用多个解析器并行处理链路上的连续多层协议帧,提升数据包头解析速率。以100 Gbps智能网卡中网络协议处理为例,配置可重构解析器,在VCU118开发板上进行实现。实验结果表明,所提设计仅使用63844个查找表(Look-Up Table,LUT)和36346个触发器(Flip-Flop,FF),在解析结果完全正确的前提下,整个系统带宽最高可达58.3 Gbps。对比同类解决方案,提出的设计方法在提高性能的同时具有更低的资源占用。 展开更多
关键词 网络处理器 协议解析器 可重构报文处理 并行处理 现场可编程门阵列
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面向可重构网络安全处理器的高性能片内通信架构设计与验证 认领 引用 被引量：1
10
作者 马媛媛 朱胜 +1 位作者 汪晨 李伟伟 《国外电子测量技术》 2025年第5期206-211,共6页
当前可重构网络安全处理器在处理网络安全协议时,传统以存储器为中心的总线架构在多核心并行计算场景中存在效率瓶颈,导致协议处理性能受限。针对这一问题,提出一种基于多条AXI(Advanced eXtensible Interface)总线与多端口静态随机存... 当前可重构网络安全处理器在处理网络安全协议时,传统以存储器为中心的总线架构在多核心并行计算场景中存在效率瓶颈,导致协议处理性能受限。针对这一问题,提出一种基于多条AXI(Advanced eXtensible Interface)总线与多端口静态随机存取存储器(Static Random-Access Memory,SRAM)的混合架构设计。通过多端口SRAM的存储资源划分与直接储存器访问(Direct Memory Access,DMA)模块的多接口改造,实现了数据传输路径与存储路径的物理隔离。基于65 nm CMOS(Complementary Metal-Oxide-Semiconductor)工艺标准单元库搭建仿真验证平台,实验结果表明:该混合架构显著提升了网络安全协议处理性能,相比于以存储器为中心的总线架构大幅提升。与单层AMBA(Advanced Microcontroller Bus Architecture)、Crossbar等传统总线架构相比,所提方案在大流量负载下的多核心并行计算场景中,数据传输效率与总线冲突处理能力优势显著,为高性能网络安全处理器设计提供了有效解决方案。 展开更多
关键词 网络安全处理器 混合架构 直接储存器访问 数据传输效率
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基三众核架构中基于同步哈密顿环的无死锁策略 认领 引用
11
作者 李春峰 Karim Soliman +1 位作者 计卫星 石峰 《计算机研究与发展》 EI CSCD 北大核心 2025年第4期930-949,共20页
确保片上网络(network-on-chip,NoC)中的数据传输无死锁,是NoC为多处理器片上系统(multi-processor system-on-chip,MPSoC)提供可靠通信服务的前提,决定了NoC甚至MPSoC的可用性.现有的通用防死锁策略难以发挥出特定拓扑结构的自身特点... 确保片上网络(network-on-chip,NoC)中的数据传输无死锁,是NoC为多处理器片上系统(multi-processor system-on-chip,MPSoC)提供可靠通信服务的前提,决定了NoC甚至MPSoC的可用性.现有的通用防死锁策略难以发挥出特定拓扑结构的自身特点和优势,甚至可能会增加网络延迟、功耗以及硬件复杂性.另外,由于路由级和协议级死锁存在显著差异,现有无死锁方案较难同时解决这2类死锁问题,影响了MPSoC的可靠性.利用基三众核架构(triplet-based many-core architecture,TriBA)中拓扑结构自身具有的哈密顿特性提出了基于同步哈密顿环的无死锁策略,该策略依据拓扑结构自身的对称轴和哈密顿边对数据传输进行分类,预防了协议级死锁并提高了数据传输速度;同时使用循环链表技术判断同一缓冲区内数据同步传输方向,消除了路由级死锁并降低了数据传输延迟.在优化前瞻路由算法基础上,设计了基于同步哈密顿环的无死锁路由机制HamSPR(Hamiltonian shortest path routing).GEM5仿真结果表明,与TriBA现有方法相比,HamSPR在合成流量下的平均数据包延迟和功耗分别降低了8.78%~65.40%和6.94%~34.15%,吞吐量提高了8.00%~59.17%;在PARSEC测试集下的应用运行时间和平均数据包延迟分别最高实现了16.51%和42.75%的降低.与2D-Mesh架构相比,TriBA在PARSEC测试集下的应用性能实现了1%~10%的提升. 展开更多
关键词 众核处理器 片上网络 基三众核架构 哈密顿特性 路由算法 死锁预防
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认知网络模型在空速不可靠人机交互仿真中的应用 认领 引用
12
作者 汪磊 栾昊 杨忠昌 《安全与环境学报》 CAS CSCD 北大核心 2025年第2期572-581,共10页
为探索民机驾驶舱人机交互典型场景中人为差错发生的认知层面原因,运用人的排队网络信息加工模型(Queuing Network-Model Human Processor, QN-MHP)和人因可靠性方法对空速不可靠场景下的飞行员行为进行仿真研究。首先,通过设计任务及... 为探索民机驾驶舱人机交互典型场景中人为差错发生的认知层面原因,运用人的排队网络信息加工模型(Queuing Network-Model Human Processor, QN-MHP)和人因可靠性方法对空速不可靠场景下的飞行员行为进行仿真研究。首先,通过设计任务及场景进行任务建模;然后,对模型中表示各脑区功能服务器的处理时间、处理容量及实体处理路径与差错概率赋值,进行24次仿真模拟;最后,通过设计模拟飞行试验,验证QN-MHP模型在民机驾驶舱人机交互研究中的可行性。结果表明,在空客A320机型空速不可靠处置任务中,飞行员在处置路径上易发生人为差错,在故障的识别、判断等关键节点也有少数差错发生,且任务过程中飞行员眼部利用率较高。研究表明,飞行员过高的用眼负荷是导致驾驶舱人机交互失效的原因之一,在未来驾驶舱人机交互流程设计及飞行训练中应予以重点关注。 展开更多
关键词 安全人体学 驾驶舱人机交互 认知建模 人的排队网络信息加工模型 空速不可靠
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Neptune:一种通用网络处理器微结构模拟和性能仿真框架 认领 引用 被引量：1
13
作者 林涵越 吴婧雅 +2 位作者 卢文岩 钟浪辉 鄢贵海 《计算机研究与发展》 EI CSCD 北大核心 2025年第5期1091-1107,共17页
网络包处理是网络设备的基本功能,涉及报文修改、校验和与哈希计算、数据包镜像或过滤、统计限速等多项任务.作为网络包处理的重要部件,网络处理器(network processor,NP)基于处理器结构,为网络设备提供线速的性能和充分的可编程能力,... 网络包处理是网络设备的基本功能,涉及报文修改、校验和与哈希计算、数据包镜像或过滤、统计限速等多项任务.作为网络包处理的重要部件,网络处理器(network processor,NP)基于处理器结构,为网络设备提供线速的性能和充分的可编程能力,但其架构多样,可分为单段式架构和多段式架构,现有模拟方法无法同时对二者性能进行模拟仿真.因此,提出一种通用网络处理器的结构模拟和性能仿真框架Neptune,采用多段式架构作为硬件抽象,使用事件链表、核间队列结构为数据通路和多段式架构模拟提供保障,同时满足单段式架构模拟需求.另外,借助同步图计算模式进行准确的并行模拟,并采用混合事件与时间驱动方法保障模拟高效性.实际测试中,Neptune以95%以上准确率支持2种架构的模拟,并以3.31MIPS的性能对网络处理器进行模拟,相较PFPSim取得1个数量级的性能提升.最后,展示了3个运用该框架进行网络处理器优化分析的应用案例. 展开更多
关键词 网络包处理 网络处理器 可编程数据面 专用处理器 模拟器
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基于LS2K1000处理器的数据记录单元设计实现研究 认领 引用
14
作者 姜琳琳 王纯委 李昊昱 《长江信息通信》 2025年第10期84-86,共3页
为了满足数据记录单元的研制需求,提出了一种基于LS2K1000处理器的设计实现方法,硬件采用高性能LS2K1000处理器,大容量电子盘采用SSD控制器和NAND FLASH颗粒,基于SoC芯片、大规模FPGA构建FC通信节点和FC监控节点,通过高速PCIe总线实现... 为了满足数据记录单元的研制需求,提出了一种基于LS2K1000处理器的设计实现方法,硬件采用高性能LS2K1000处理器,大容量电子盘采用SSD控制器和NAND FLASH颗粒,基于SoC芯片、大规模FPGA构建FC通信节点和FC监控节点,通过高速PCIe总线实现功能电路的内部互联;软件采用基于天脉1操作系统的层次化架构,大容量电子盘配置HRFS高可靠文件系统,通过部署数据记录应用软件,构建功能完整的数据记录单元。通过开展单元级综合验证和系统级联试验证,验证结果表明,数据记录单元设计实现方法满足机载系统应用需求,具有良好的应用前景。 展开更多
关键词 数据记录单元 LS2K1000处理器 FC网络 天脉1操作系统 HRFS高可靠文件系统
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基于改进BP神经网络的无人驾驶汽车防抱死制动控制系统设计 认领 引用 被引量：1
15
作者 曲小纳 《计算机测量与控制》 2025年第2期103-109,128,共7页
无人驾驶汽车的状态,如速度、载荷、重心高度等会对制动效果产生影响;车辆状态信息较多且包含噪声信号干扰,导致信息采集精度较差,会导致制动效果不稳定,甚至出现车轮抱死的情况;为此,设计基于改进BP神经网络的无人驾驶汽车防抱死制动... 无人驾驶汽车的状态,如速度、载荷、重心高度等会对制动效果产生影响;车辆状态信息较多且包含噪声信号干扰,导致信息采集精度较差,会导致制动效果不稳定,甚至出现车轮抱死的情况;为此,设计基于改进BP神经网络的无人驾驶汽车防抱死制动控制系统;系统硬件中设计DSP处理器,实现信号的高速处理并生成控制指令,通过CAN实现通讯功能;设计执行模块执行DSP处理器的控制指令;通过采样模块实现无人驾驶汽车防抱死制动信号的采样;在软件设计中,设计引导滤波信号去噪算法,实施防抱死制动信号的去噪处理,获取汽车驾驶信息数据;利用LM算法寻找函数值最小的对应参数向量,获得辨别误差局部最小的权值,改进BP神经网络,设计基于改进BP神经网络的PID控制算法,输出无人驾驶汽车防抱死制动控制a指令;实验结果表明,紧急制动工况下所提方法的最大超调量为1.02,峰值时间为0.12 s,调节时间为0.26 s,延迟时间为0.06 s,上升时间为0.08 s;轻微制动工况下所提方法的油路压强为4.8 MPa。由此证明,所提方法汽车行驶系统随动性较强。 展开更多
关键词 DSP处理器 LM算法 改进BP神经网络 无人驾驶汽车 防抱死制动控制
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面向神经网络处理器的FFT算子设计与实现--以昇腾910为例 认领 引用
16
作者 何嘉星 李艳文 +5 位作者 李柔 翟平华 李阳 邹喜华 潘炜 闫连山 《电讯技术》 北大核心 2025年第12期2160-2172,共13页
为实现神经网络处理器快速傅里叶变换(Fast Fourier Transform,FFT)算子,探讨了FFT算法在神经网络处理器中的高性能和高精度并行计算问题。以华为昇腾910(Ascend910)神经网络处理器为例,基于华为公司提出的神经网络计算架构(Compute Arc... 为实现神经网络处理器快速傅里叶变换(Fast Fourier Transform,FFT)算子,探讨了FFT算法在神经网络处理器中的高性能和高精度并行计算问题。以华为昇腾910(Ascend910)神经网络处理器为例,基于华为公司提出的神经网络计算架构(Compute Architecture for Neural Network,CANN)设计了缓存分片、高效转置、矢量化蝶形计算的FFT高性能计算方案,实现了半精度和单精度任意长度复数序列的FFT计算。实验结果表明,精度和性能在序列达到一定长度后都优于中央处理器(Central Processing Unit,CPU),与英伟达(NVIDIA)的统一计算设备架构快速傅里叶变换(Compute Unified Device Architecture Fast Fourier Transform,cuFFT)相比,在半精度数据的典型长度上性能和精度最多分别提升了16.5倍和48%。 展开更多
关键词 神经网络处理器 快速傅里叶变换 昇腾达芬奇架构 特定域架构 神经网络计算架构
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将SNN部署到类脑处理器的映射优化算法研究 认领 引用
17
作者 陈奥新 陈亮 +2 位作者 李千鹏 王智超 徐东君 《计算机工程与应用》 EI CSCD 北大核心 2025年第11期156-165,共10页
近年来,具有生物合理性和能效优势的脉冲神经网络(SNN)受到广泛关注。然而,目前在类脑处理器上部署SNN的映射方案存在通信延迟高、拥塞严重、能耗高和节点连接性不足等问题,从而削弱了其实用性和执行效率。为解决这些问题,提出了基于KL(... 近年来,具有生物合理性和能效优势的脉冲神经网络(SNN)受到广泛关注。然而,目前在类脑处理器上部署SNN的映射方案存在通信延迟高、拥塞严重、能耗高和节点连接性不足等问题,从而削弱了其实用性和执行效率。为解决这些问题,提出了基于KL(Kernighan-Lin)和波尔兹曼退火差分进化(Boltzmann anneal differential evolution,BADE)的改进部署算法,用于将SNN映射到资源受限的类脑处理器上。该算法包括两个步骤:分区和映射。在分区阶段,通过在递归KL算法中引入全局优化策略(GRBKL)来最小化集群之间的通信延迟;在映射阶段,提出利用吸引子导向的BADE算法(BAFDE)寻找最小化通信延迟和最大拥塞的分配方式。用五个SNN实例对该算法进行了评估,结果表明,与SNEAP和SpiNeMap等方法相比,所提出的算法显著降低了通信延迟(分别降低了55.41%和94.73%)和最大拥塞(分别降低了81.27%和97.79%)。 展开更多
关键词 脉冲神经网络(SNN) 类脑处理器 启发式算法 片上网络(NOC)
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面向智能物联网异构嵌入式芯片的自适应算子并行分割方法 认领 引用 被引量：3
18
作者 林政 刘思聪 +2 位作者 郭斌 丁亚三 於志文 《计算机科学》 CSCD 北大核心 2025年第2期299-309,共11页
随着人民生活质量的持续提升与科技发展的日新月异,智能手机等移动设备在全球范围内得到了广泛普及。在这一背景下,深度神经网络在移动端的部署与应用成为了研究的热点。深度神经网络不仅推动了移动应用领域的显著进步,同时也对使用电... 随着人民生活质量的持续提升与科技发展的日新月异,智能手机等移动设备在全球范围内得到了广泛普及。在这一背景下,深度神经网络在移动端的部署与应用成为了研究的热点。深度神经网络不仅推动了移动应用领域的显著进步,同时也对使用电池供电的移动设备的能效管理提出了更高要求。当今移动设备中异构处理器的兴起给优化能效带来了新的挑战,在不同处理器间分配计算任务以实现深度神经网络并行处理和加速,并不一定能够优化能耗,甚至可能会增加能耗。针对这一问题,提出了一种能效优化的深度神经网络自适应并行计算调度系统。该系统包括一个运行时能耗分析器与在线算子划分执行器,能够根据动态设备条件动态调整算子分配,在保持高响应性的同时,优化了移动设备异构处理器上的计算能效。实验结果证明,相比基准方法,能效优化的深度神经网络自适应并行计算调度系统在移动设备深度神经网络上的平均能耗和平均时延减少了5.19%和9.0%,最大能耗和最大时延减少了18.35%和21.6%。 展开更多
关键词 深度神经网络 移动设备 能效优化 异构处理器 能耗预测
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基于大语言模型的SDN网络自动化配置研究 认领 引用 被引量：1
19
作者 杨兴源 田乐 +2 位作者 姚莹 潘璠 胡宇翔 《电子学报》 EI CAS CSCD 北大核心 2025年第9期3078-3088,共11页
传统网络依赖人工配置,在应对规模激增、需求复杂化及实时性要求提升的现代网络环境时,效率低下且成本高昂.大语言模型(Large Language Model,LLM)凭借其出色的自然语言理解能力,在网络自动化配置中展现出巨大的潜力.面向软件定义网络(S... 传统网络依赖人工配置,在应对规模激增、需求复杂化及实时性要求提升的现代网络环境时,效率低下且成本高昂.大语言模型(Large Language Model,LLM)凭借其出色的自然语言理解能力,在网络自动化配置中展现出巨大的潜力.面向软件定义网络(Software Defined Networking,SDN),本文提出了一种基于LLM的轻量级自动化配置方法.在数据平面,提出了一种基于检索增强生成(Retrieval-Augmented Generation,RAG)技术的代码自动生成方法RetroP4,支持基于用户意图生成P4代码;在控制平面,提出了一种基于任务分解的流表自动生成方法CtrlSynth,支持基于用户意图和数据平面P4代码生成流表配置.实验结果表明:相较于通用大模型,RetroP4生成的P4代码的语法正确性提高了25%,语义正确性提高了87.5%;CtrlSynth能够准确生成与P4代码匹配的流表信息,在流量意图不超过300条时,准确率可达100%. 展开更多
关键词 大语言模型(LLM) 网络配置 软件定义网络(SDN) 可编程协议无关报文处理 检索增强生成(RAG)
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面向人工智能的半导体加速单元架构设计 认领 引用 被引量：1
20
作者 孙彦德 《电子工业专用设备》 2025年第3期70-74,共5页
设计了一种适用于深度学习和大型语言模型的高效半导体加速单元架构。通过设计并行计算单元结构、建立多级片上存储体系、优化数据流传输以及实现异构系统互联与功耗管理等方法,构建了完整的加速器架构系统。实验结果表明,该架构在8 nm... 设计了一种适用于深度学习和大型语言模型的高效半导体加速单元架构。通过设计并行计算单元结构、建立多级片上存储体系、优化数据流传输以及实现异构系统互联与功耗管理等方法,构建了完整的加速器架构系统。实验结果表明,该架构在8 nm工艺下实现了3.8 TOPS/mm2的计算密度和12.5 TOPS/W的功耗效率,可支持ResNet-50等典型神经网络模型的高效处理。研究证实,所提出的加速单元架构能够满足现代人工智能应用的计算需求,具有重要的实践价值。 展开更多
关键词 半导体技术 AI加速器架构 并行计算优化 神经网络处理器 片上存储系统 异构计算 功耗管理
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