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Radiation-hardened Pipeline in Microcontroller Core 认领 引用
1
作者 XUE Haiwei LI Xinqiang +1 位作者 WANG Jinxiang FU Fangfa 《原子能科学技术》 EI CAS CSCD 北大核心 2026年第3期733-744,共12页
With its growth in spacecraft control applications,the microcontroller(MCU)becomes increasingly sensitive to radiation and the risks of system failure.In a radiation environment,the MCU is vulnerable to impacts from h... With its growth in spacecraft control applications,the microcontroller(MCU)becomes increasingly sensitive to radiation and the risks of system failure.In a radiation environment,the MCU is vulnerable to impacts from high-energy particles,which can lead to single-event effect(SEE)that disrupt normal system operations.The pipeline of MCU,being the core structure of the system,is particularly susceptible to single-event upset(SEU)and potentially causes execution failures.However,existing radiation-hardening techniques offer limited effectiveness for pipelines.To enhance SEU resistance,this study focused on a 32-bit MCU core with eight pipeline stages,proposing a pipeline hardening approach that utilizes lockstep technology to improve fault tolerance.Signals from two processors were compared including register write data,register contents and pre-fetched instructions.Any discrepancies triggered error flags to indicate faults.When an error flag was raised,recovery was initiated through an interrupt.The interrupt handler then retrieved state information from the advanced peripheral bus(APB)slave module to restore the CPU's operational state and resume execution.By combining hardware-based state preservation with software-driven error recovery,the proposed solution demonstrated significant improvements in fault tolerance rates and performance compared to traditional checkpoint-based techniques.After completing the pipeline hardening design,a fault injection platform was utilized in this paper to simulate real-world error conditions on internal processor modules.The platform was developed based on the circuit's register-transfer-level(RTL)design and statistical results.The fault injection platform was performed by automatically finding all registers within the target design.The register values were forced to upset at the tens of nanoseconds scale in the RTL description of the circuit's design.After running the circuit's functional simulation,the statistics of the faults in registers were displayed on the platform,which evaluated the influence of SEU.The vulnerability of SEU in the circuit could be observed from the results of the soft error statistics.The post-hardening soft error rates were then measured and compared to pre-hardening data,providing a quantitative evaluation of the improvements.Using this method,the soft error rates of the modules in the MCU core such as PFU,DPU,and Cache AXIM are 40.07%,26.36%,and 27.29%respectively before hardening.The soft error rates of modules mentioned above are reduced to 0%,0.69%,and 1.11%after hardening.The hardened and non-hardened designs of the entire core were implemented in FPGA.The total resource utilization of the triple mode redundancy(TMR)is 111984,as indicated by the number of look-up tables(LUTs)and registers consumed in the FPGA.The total resource utilization of this work is 78034,and the ratio of resource utilization between this work and TMR is approximately 69.68%.The error recovery time for the hardened MCU processor was analyzed using the completion cycles of a bubble sort algorithm as a benchmark.In this paper,the average recovery cycle using the software checkpoint roll-back method is 36479.06,and the average recovery cycle using this work is 26922.5.The ratio of recovery cycles between this work and checkpoint roll-back is about 73.8%.Assessments through random fault injection and FPGA implementation indicate that this approach effectively reduces processor faults caused by soft errors while optimizing resource utilization and efficiency over triplemodular redundancy. 展开更多
关键词 radiation-hardened CPU microcontroller pipeline recovery fault injection
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RISC-V与人工智能系统软件前沿进展专题前言 认领 引用
2
作者 武延军 谢涛 +2 位作者 侯锐 宋威 邢明杰 《软件学报》 EI CSCD 北大核心 2026年第6期2325-2326,共2页
RISC-V的开放、可扩展特性使其在人工智能领域展现出了独特优势和巨大潜力.系统软件作为计算机系统中连接底层硬件和上层应用的桥梁,对于发挥RISC-V架构的优势和潜力起到了关键性作用.本专题聚焦操作系统、编译器、基础库等系统软件在RI... RISC-V的开放、可扩展特性使其在人工智能领域展现出了独特优势和巨大潜力.系统软件作为计算机系统中连接底层硬件和上层应用的桥梁,对于发挥RISC-V架构的优势和潜力起到了关键性作用.本专题聚焦操作系统、编译器、基础库等系统软件在RISC-V平台上的基础性问题,同时还特别关注面向人工智能领域的系统软件栈及关键技术、人工智能赋能的系统软件和新技术,旨在进一步推动国内RISC-V相关的技术发展和生态建设,促进学术交流. 展开更多
关键词 编译器 RISC-V 操作系统 系统软件
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基于信息流分析的RISC-V幽灵漏洞检测方法 认领 引用
3
作者 唐时博 朱嘉诚 +2 位作者 胡伟 范伟豪 慕德俊 《西北工业大学学报》 EI CAS CSCD 北大核心 2026年第2期417-425,共9页
随着RISC-V指令集架构的快速发展,其在高性能处理器设计中的广泛应用引发了严峻的安全性挑战。现代处理器中的推测执行机制虽然提升了计算性能,但也为幽灵等瞬态执行攻击提供了可乘之机。针对传统验证方法在捕获推测执行路径信息泄露行... 随着RISC-V指令集架构的快速发展,其在高性能处理器设计中的广泛应用引发了严峻的安全性挑战。现代处理器中的推测执行机制虽然提升了计算性能,但也为幽灵等瞬态执行攻击提供了可乘之机。针对传统验证方法在捕获推测执行路径信息泄露行为上的局限性,提出了一种基于信息流分析的RISC-V处理器安全验证框架。该框架通过构建门级信息流模型,定义了针对幽灵漏洞的3条通用安全属性:推测性访存指令权限检查保护、微架构状态传播控制、微架构状态恢复一致性。在SonicBOOM和Xuantie-910 2种代表性RISC-V处理器上的验证实验表明,所提方法能够有效检测幽灵漏洞风险,并基于验证反例成功构建了8种攻击变种。实验结果验证了该框架在处理器设计安全验证中的有效性和通用性。 展开更多
关键词 RISC-V 信息流分析 幽灵漏洞 形式化验证 处理器安全
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RISC-V指令集的设计决策简析 认领 引用
4
作者 余子濠 樊建平 包云岗 《集成技术》 CAS 2026年第4期306-314,共9页
RISC-V自2010年诞生以来迅速发展并普及。它是一款与众不同的指令集,不仅因为它诞生时间晚,更因为它完全开放。作为一款新兴的指令集,RISC-V的架构设计者充分吸取了过去数十年各类指令集架构的经验教训。本文将介绍RISC-V的核心设计决策... RISC-V自2010年诞生以来迅速发展并普及。它是一款与众不同的指令集,不仅因为它诞生时间晚,更因为它完全开放。作为一款新兴的指令集,RISC-V的架构设计者充分吸取了过去数十年各类指令集架构的经验教训。本文将介绍RISC-V的核心设计决策,对比探讨RISC-V与传统指令集的差异,以此阐明RISC-V如何承袭各类架构优势、规避固有短板。 展开更多
关键词 RISC-V 指令集架构 决策
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面向RISC-V架构的智能操作系统技术与实践 认领 引用
5
作者 吴庆波 王文竹 +2 位作者 余杰 张超 刘敏 《计算》 CAS 2026年第6期23-31,共9页
随着人工智能(AI)时代的到来,AI技术为操作系统带来了新一轮的发展推动力,尤其是强大的推理引擎和多模态交互技术,使智能操作系统成为下一代技术发展的新趋势。与此同时,RISC-V开源指令集在全球范围快速发展,为智能操作系统在软硬协同... 随着人工智能(AI)时代的到来,AI技术为操作系统带来了新一轮的发展推动力,尤其是强大的推理引擎和多模态交互技术,使智能操作系统成为下一代技术发展的新趋势。与此同时,RISC-V开源指令集在全球范围快速发展,为智能操作系统在软硬协同带来了新的机遇。因此,面向RISC-V架构的AI操作系统具有新型硬件平台所带来的全新优势,成为未来AI技术和应用发展的计算中枢。本文研究了智能操作系统关键技术,包括高效推理引擎技术、新型计算模式软件栈技术和新型AI交互模式技术,并分析了RISC-V架构在AI计算领域的算力特性和发展优势。在此基础上,开展了面向RISC-V架构的openKylin开源智能操作系统技术研究及相关工作,并展望未来发展机遇。 展开更多
关键词 RISC-V 人工智能 智能操作系统 推理引擎 多模态交互
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基于RISC-V的AES_ll协处理器设计 认领 引用
6
作者 韩进 武泽伟 《计算机工程与科学》 CSCD 北大核心 2026年第1期79-88,共10页
随着计算机技术的快速发展,数据的存储及运算量不断增加,安全、可靠且高效的数据存储及传输愈发重要,在众多加密算法中,AES算法是一种应用广泛的对称加密算法。研究的目标是对AES算法进行改进,令其更适用于硬件实现,以减小面积并提升处... 随着计算机技术的快速发展,数据的存储及运算量不断增加,安全、可靠且高效的数据存储及传输愈发重要,在众多加密算法中,AES算法是一种应用广泛的对称加密算法。研究的目标是对AES算法进行改进,令其更适用于硬件实现,以减小面积并提升处理性能。首先,提出了一种轻量化的AES算法AES_ll,并基于RISC-V指令集架构设计了4种自定义指令,以提高算法的灵活性并降低成本。其次,设计了专用的AES_ll协处理器并建立了一个可随机生成明文和对应密文的验证平台,以确保AES_ll算法的硬件实现在不同输入下的可靠性和稳定性。最后,在28 nm工艺下进行了综合,实验结果表明,所设计的AES_ll协处理器的吞吐率可达到2.976 Gbit/s,面积约为13.97 kgates,在吞吐率和面积比方面占有显著优势,为资源受限且对加解密有较高需求的领域提供了一种良好的解决方案。 展开更多
关键词 AES算法 协处理器 RISC-V 指令扩展
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从“源图”开源软件基础设施到“如意”RISC-V原生社区 认领 引用
7
作者 武延军 《计算》 CAS 2026年第6期57-66,共10页
本文以人类数字文明的开源传承发展为背景,指出全球开源资产高度集中于少数平台所带来的连续性、合规性、安全性与治理缺失等风险。中国科学院软件研究所先后打造“源图”开源软件基础设施与“如意”RISC-V原生社区:“源图”作为全球开... 本文以人类数字文明的开源传承发展为背景,指出全球开源资产高度集中于少数平台所带来的连续性、合规性、安全性与治理缺失等风险。中国科学院软件研究所先后打造“源图”开源软件基础设施与“如意”RISC-V原生社区:“源图”作为全球开源资产战略备份与治理平台,通过全量数据备份、全球开源治理、高效资产复用,构建开源数字文明安全底座;“如意”聚焦RISC-V原生基础软件栈建设,推动RISC-V成为指令集国际标准,破解生态碎片化难题。文章进一步分析人工智能(AI)时代给二者带来的资产类型扩展、安全风险升级等挑战,以及面向AI全要素开源治理、AI赋能RISC-V生态演进的机遇,阐明开源基础设施与开放指令集协同对数字文明传承与软件持续创新的重要意义。 展开更多
关键词 开源 源图 开源数据备份 开源治理 如意社区 RISC-V 原生软件栈
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从技术到产业,RISC-V生态的未来发展——第15期CCF启智会会议报告 认领 引用
8
作者 包云岗 邹鹏程 +1 位作者 孙彦邦 吴伟 《计算》 CAS 2026年第6期83-90,共8页
RISC-V作为一种开放指令集架构,正在推动一个处理器新生态的形成。但其发展面临生态碎片化、软件成熟度不足等挑战,须通过软硬件协同、人工智能(AI)赋能和商业模式创新等途径实现突破。RISC-V生态建设当前应聚焦AI、边缘计算等新兴领域... RISC-V作为一种开放指令集架构,正在推动一个处理器新生态的形成。但其发展面临生态碎片化、软件成熟度不足等挑战,须通过软硬件协同、人工智能(AI)赋能和商业模式创新等途径实现突破。RISC-V生态建设当前应聚焦AI、边缘计算等新兴领域,打造标杆产品,避免与x86/ARM正面竞争,以开放生态和可定制优势构建差异化竞争力。从长远来看,须通过加强基础软件统一、人才培养与跨领域合作,推动RISC-V从“可用”到“好用”,最终实现可持续的产业生态。 展开更多
关键词 RISC-V 生态建设 开放指令集 软硬件协同 人工智能(AI)计算
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基于RISC-V的脉冲神经网络专用指令集处理器设计 认领 引用
9
作者 吴良顺 张斌 《集成电路与嵌入式系统》 CSCD 2026年第8期19-25,共7页
针对脉冲神经网络(Spiking Neural Network,SNN)事件驱动与稀疏激活导致的指令流膨胀问题,提出一种基于RISC-V的SNN专用指令集处理器(ASIP)加速核心。与基于FPGA、忆阻器等高度专用化方案不同,通过扩展RISC-V指令集,将突触向量点积与LIF... 针对脉冲神经网络(Spiking Neural Network,SNN)事件驱动与稀疏激活导致的指令流膨胀问题,提出一种基于RISC-V的SNN专用指令集处理器(ASIP)加速核心。与基于FPGA、忆阻器等高度专用化方案不同,通过扩展RISC-V指令集,将突触向量点积与LIF/IZH神经元状态更新等热点算子在指令级进行融合,并复用GCC工具链与多核RISC-V平台以获得良好的可编程性与可扩展性。核心集成SIMD向量运算、定点计算单元与事件驱动乘法器,并提供p.lif/p.izh等扩展指令。基于GVSoC虚拟平台的评估表明,在MNIST-MLP等应用中单核最高可达14.6信加速,并在1~16核下保持近线性扩展,同时推理精度与软件基线接近。 展开更多
关键词 脉冲神经网络 RISC-V 专用指令集处理器 加速器 单指令多数据
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RISC-V向量滑动指令在编译器中的自动生成方法 认领 引用
10
作者 姚金阳 刘福东 戚旭衍 《信息工程大学学报》 2026年第2期169-177,共9页
针对RISC-V V扩展向量滑动指令在图形处理、信号处理等领域实用价值显著,但现有编译器自动向量化框架不支持其自动生成、性能潜力受限的问题,提出一种面向该指令的自动向量化框架。首先,该框架可识别具有目标特征的标量循环,并将其自动... 针对RISC-V V扩展向量滑动指令在图形处理、信号处理等领域实用价值显著,但现有编译器自动向量化框架不支持其自动生成、性能潜力受限的问题,提出一种面向该指令的自动向量化框架。首先,该框架可识别具有目标特征的标量循环,并将其自动转换为含向量滑动指令的向量化循环;其次,该框架已集成至GCC编译器(GNU C/C++Compiler)。基于gem5模拟器,选取多领域典型应用核心函数开展测试。实验结果表明,所提框架可有效完成向量滑动指令的自动生成。性能对比显示,与标量版本相比,经向量滑动指令优化后的核心函数性能提升显著,最高加速比为20.1,几何平均加速比为8.44。 展开更多
关键词 编译器 自动向量化 单指令多数据 RISC-V架构 向量滑动指令
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面向高压电源控制系统的RISC-V微控制器设计 认领 引用
11
作者 王京 李青 +2 位作者 陈俊宏 毛晓惠 夏于洋 《核聚变与等离子体物理》 CAS CSCD 北大核心 2026年第1期71-76,共6页
在托卡马克等离子体的辅助加热系统中,随着高压电源设备的不断增加,对高压电源控制系统的实时传输和数据可靠性有了更严苛的要求。为保障HL-3装置高压电源控制系统的稳定性及数据准确性,研究选用了Chisel语言,设计并开发了一款高压电源... 在托卡马克等离子体的辅助加热系统中,随着高压电源设备的不断增加,对高压电源控制系统的实时传输和数据可靠性有了更严苛的要求。为保障HL-3装置高压电源控制系统的稳定性及数据准确性,研究选用了Chisel语言,设计并开发了一款高压电源控制系统的RISC-V微控制器。设计的实现采用了诸如数据前推和分支预测等流水线相关技术以创建一个单发射五级流水线微控制器。这款微控制器已成功通过预定的测试集,并能在高云Tang Primer 25K开发板上顺利运行RT-Thread嵌入式实时操作系统的运行测试。在功耗受限的条件下,此RISC-V微控制器能够高效地执行数据处理,满足可控核聚变领域对嵌入式微控制器开源可定制化设计及可靠性的需求。 展开更多
关键词 可控核聚变 RISC-V微控制器 嵌入式系统
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Development of a microcontroller-based embedded system for position control of spray delivery pipe of tractor-operated air ballast sprayer 认领 引用
12
作者 Arjun Chouriya Rohit Singh Edathiparambil V.Thomas 《Technology in Agronomy》 2025年第1期79-84,共6页
A traditional air blast sprayer typically relies on an additional operator to manage the positioning of the spray delivery pipe.To eliminate the need for a second operator,a microcontroller-based embedded system was d... A traditional air blast sprayer typically relies on an additional operator to manage the positioning of the spray delivery pipe.To eliminate the need for a second operator,a microcontroller-based embedded system was developed and tested under laboratory conditions using a specialized setup.This system consisted of several components:a spray delivery pipe controller to regulate and rotate the spray delivery pipe based on signals received from the microcontroller,a signal generator to create signals by adjusting the lever via potentiometer R1 to specify the desired position of the spray delivery pipe,a mechanical position indicator to display the required or set location of the pipe and a microcontroller-based embedded system to process the signals generated by the signal generator and compare them with the current location signal.The embedded system then outputs a signal,which,when received by the motor,determines the angle and direction of rotation for the spray delivery pipe.This rotation is facilitated by the motor's command to rotate the ring gear through the rotation of the pinion gear,ultimately controlling the movement of the spray delivery pipe.The evaluation findings indicated that the developed system requires 36.48 s to execute a full rotation of the spray delivery pipe,with an angle error ranging from 0 to 2 degrees.Overall,the developed embedded system holds the potential to eliminate the need for a second operator,offering convenient management and control of the spray delivery pipe. 展开更多
关键词 create signals embedded system spray delivery pipe signal generator microcontroller based system position control air blast sprayer regulate rotate spray delivery pipe
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基于RISC-V指令拓展的神经网络加速器编译技术研究 认领 引用
13
作者 王一品 蔡成欢 +5 位作者 许嘉滨 周学功 张逢喆 曹伟 张帆 余新胜 《计算机科学》 CSCD 北大核心 2026年第6期128-136,共9页
随着人工智能的快速发展,基于RISC-V指令扩展的神经网络加速器成为研究热点。深度学习编译器是实现神经网络模型在硬件平台上高效部署的关键。然而,结合硬件特性修改现有编译器的调优规则对开发人员要求较高,同时现有编译器缺乏对专门... 随着人工智能的快速发展,基于RISC-V指令扩展的神经网络加速器成为研究热点。深度学习编译器是实现神经网络模型在硬件平台上高效部署的关键。然而,结合硬件特性修改现有编译器的调优规则对开发人员要求较高,同时现有编译器缺乏对专门转置硬件单元的编译支持,无法通过数据流重构实现高效转置,导致未充分发挥此类硬件的性能潜力。针对这些问题,首先,基于MLIR框架设计了一款面向RISC-V神经网络专用加速器的编译工具链,可实现模型端到端的部署;其次,在MLIR框架中引入了硬件特征相关的Dialect,编译器能够结合加速器缓冲区大小、脉动阵列尺寸、双缓冲策略以及数据流模式优化分块矩阵乘法操作,并结合硬件结构,通过改变矩阵数据流的方式实现矩阵转置操作,避免大规模数据的交换。此外,还根据脉动阵列特性实现了卷积算子融合以及矩阵乘法与向量计算的算子融合。实验结果表明,转置优化后运行速度平均提升了14.55倍,算子融合后运行速度平均提升了41.59%,综合优化后BERT模型运行速度平均提升了5.13%。 展开更多
关键词 深度学习编译器 RISC-V 加速器 MLIR 编译优化
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面向RISC-V架构的深度学习算子测试 认领 引用
14
作者 刘佳玮 高岩 +3 位作者 张犬俊 尚也 房春荣 陈振宇 《软件学报》 EI CSCD 北大核心 2026年第6期2390-2410,共21页
随着边缘计算和端侧智能软件的发展,RISC-V架构因其开源、模块化及低成本优势在学术界和产业界受到广泛关注.然而,将智能软件部署到RISC-V架构上面临诸多挑战.智能软件的运行依赖于执行卷积、矩阵乘法、归一化等基本张量运算的深度学习... 随着边缘计算和端侧智能软件的发展,RISC-V架构因其开源、模块化及低成本优势在学术界和产业界受到广泛关注.然而,将智能软件部署到RISC-V架构上面临诸多挑战.智能软件的运行依赖于执行卷积、矩阵乘法、归一化等基本张量运算的深度学习算子,一旦算子出现问题,将直接影响上层大量智能软件的执行效率、准确性和可靠性,因此算子质量的评估至关重要.现有算子测试方法主要针对x86架构,难以刻画不同计算复杂度对RISC-V架构下受限内存、功耗与系统资源使用行为的影响差异.为此,提出RIVdoo,一种面向RISC-V架构的深度学习算子质量评估方法.RIVdoo通过基于算子输入空间复杂度的分组策略系统性地覆盖不同计算负载,结合多维度指标评估精度、执行效率、内存占用及系统开销,并引入复杂度放大系数的差分测试机制,有效识别性能异常及架构适配问题.在覆盖计算密集型、内存密集型和轻量型的47个算子的实验中,RIVdoo揭示了不同算子库和优化策略在RISC-V架构下呈现出的显著性能权衡与适配差异:TFLite以1.5–2倍内存开销换取30%–50%速度提升的策略在资源受限场景下面临内存瓶颈;TVM的动态存储调度因RISC-V有限的TLB和缓存容量导致缺页率比TFLite高60%–150%;RVV向量化在部分算子和低复杂度场景下因软件模拟和启动开销导致性能劣化,说明现有优化策略缺乏对RISC-V平台特性的针对性设计.实验结果表明,不同算子实现和优化策略在RISC-V架构下的运行行为具有明显的复杂度相关特征,仅依赖输出正确性验证难以全面反映其真实部署表现.RIVdoo为面向RISC-V架构的算子适配性分析与优化提供了一种系统化的评估手段. 展开更多
关键词 深度学习算子 差分测试 RISC-V 算子部署
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RISC-V SBI固件安全启动过程的形式化验证 认领 引用
15
作者 杨叶倩 戴鸿君 《计算机研究与发展》 EI CSCD 北大核心 2026年第3期768-781,共14页
RISC-V SBI(supervisor binary interface)标准定义了RISC-V架构硬件与操作系统的接口规范。相比x86和ARM固件,SBI固件更合规、可靠;但现有版本仍存在启动正确性未验证、PMP(physical memory protection)物理地址访问等安全漏洞。为此,... RISC-V SBI(supervisor binary interface)标准定义了RISC-V架构硬件与操作系统的接口规范。相比x86和ARM固件,SBI固件更合规、可靠;但现有版本仍存在启动正确性未验证、PMP(physical memory protection)物理地址访问等安全漏洞。为此,提出了定理证明驱动的闭环形式化验证框架,开发经形式验证的SBI固件——SeSBI,并结合Dafny与Isabelle/HOL,以分层策略实现对启动过程的形式验证。为提高验证效率,提出RISC-V硬件模拟策略,统一建模固件与硬件的交互,从而显著降低验证开销。最终成功验证了SeSBI固件启动过程的功能正确性。结果表明,SeSBI以更简洁的代码实现SBI标准启动过程接口,并具备高度可靠性,为RISC-V生态系统提供了经形式验证的可信SBI固件实现。未来工作将扩展验证范围至更多高级属性,并优化验证工具以提升效率。 展开更多
关键词 RISC-V SBI固件 形式化验证 定理证明 功能正确性
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基于RISC-V的人工智能指令集扩展(RISC-V AI)综述 认领 引用
16
作者 刘天义 包云岗 高明晋 《计算机工程与科学》 CSCD 北大核心 2026年第7期1141-1155,共15页
生成式人工智能的迅猛发展推动了各类应用软件的“智能化”演进。智能化应用是在现有应用软件的基础上集成AI推理功能,因此智能化应用同时需要高性能的通用计算能力和AI推理能力。根据场景不同,通用CPU和AI加速器之间的物理距离可跨越... 生成式人工智能的迅猛发展推动了各类应用软件的“智能化”演进。智能化应用是在现有应用软件的基础上集成AI推理功能,因此智能化应用同时需要高性能的通用计算能力和AI推理能力。根据场景不同,通用CPU和AI加速器之间的物理距离可跨越云端至芯片内部,部署方案需权衡计算规模、响应时延和成本开销。RISC-V架构凭借其开源和高度可扩展性,在AI加速器设计和定制方面展现出显著优势。目前基于RISC-V的AI指令集扩展(即RISC-V AI)包含集成矩阵扩展IME、向量矩阵扩展VME和附加矩阵扩展AME这3种方式,并分别对应专门的指令集架构和芯片微结构。在RISC-V AI技术共识的推动下,已涌现出AI CPU、AI加速设备,以及存算一体、数据流架构、可重构计算等多种形态的技术范式与实际产品。RISC-V AI的发展态势离不开RISC-V AI领域定制芯片的敏捷设计和验证方法、统一软件栈敏捷开发和适配方法等,进而构建千万量级的软件生态。这些是RISC-V AI进一步走向成功的关键。 展开更多
关键词 智能化应用 向量扩展 矩阵扩展 RISC-V AI生态
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RISC-V对比ARM64的跨架构内核性能评估与缺陷挖掘 认领 引用
17
作者 吴雨薇 徐天宇 +1 位作者 杨旺 于佳耕 《计算机系统应用》 2026年第1期129-140,共12页
RISC-V正处于蓬勃发展的阶段,其软件生态的移植和构建工作也在持续推进.由于操作系统本身的复杂性,其性能评估通常仅停留在模块级别,而难以在函数实现层面进行系统性的评估.在软件适配过程中,往往会借鉴ARM等成熟架构的优化策略.本文提... RISC-V正处于蓬勃发展的阶段,其软件生态的移植和构建工作也在持续推进.由于操作系统本身的复杂性,其性能评估通常仅停留在模块级别,而难以在函数实现层面进行系统性的评估.在软件适配过程中,往往会借鉴ARM等成熟架构的优化策略.本文提出了一种基于跨架构比较的细粒度内核性能评估与缺陷挖掘方法.该方法通过跨架构上下文匹配和架构特定的性能异常检测,使评估重点从模块级别转向函数级别.本文将该方法应用于Linux 5.10内核的RISC-V与ARM之间的性能对比,揭示了RISC-V在性能上的不足.通过选定的测试套件进行实验,在25个被识别为异常的上下文中,检测出了9个RISC-V的性能问题,其中80%被归类为高优先级问题,这表明该方法的评估准确率达80%,该方法能够在架构适配过程中快速、准确地识别潜在的性能问题. 展开更多
关键词 RISC-V 操作系统 跨架构 性能评估 细粒度对比
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面向RISC-V高性能乱序处理器的指令扩展框架 认领 引用
18
作者 刘伯然 张承译 +3 位作者 胡思鹏 赵地 包云岗 孙凝晖 《计算机研究与发展》 EI CSCD 北大核心 2026年第7期1787-1802,共16页
随着RISC-V生态的发展,基于RISC-V的自定义扩展指令来驱动领域专用结构(domain-specific architectures,DSA)成为了一种广受关注的设计方式。但在传统的硬件描述语言和设计范式下,因为需要了解处理器设计细节并对其进行修改,将DSA与处... 随着RISC-V生态的发展,基于RISC-V的自定义扩展指令来驱动领域专用结构(domain-specific architectures,DSA)成为了一种广受关注的设计方式。但在传统的硬件描述语言和设计范式下,因为需要了解处理器设计细节并对其进行修改,将DSA与处理器集成并完成指令设计需要耗费较高的人力和时间成本。目前,有部分工作通过在顺序处理器中实现固定的数据通路和接口来支持开发者接入DSA,但对高性能乱序处理器尚无完善的解决方案。通过实践归纳出乱序处理器上以扩展指令驱动并集成DSA时需要解决的关键问题。设计了一个面向RISC-V高性能乱序处理器指令扩展的硬件编程框架,来辅助开发者在乱序处理器上集成DSA并完成指令扩展。该框架基于Chisel实现,应用面向对象和函数式编程的特性灵活地描述硬件并辅助完成信号连接,帮助开发者节约了工作量。经过实验评估,在该框架的辅助下,开发者最多可以节约1000行以上的Chisel代码工作量,等效的Verilog代码工作量达到了10000行以上。并且,相比于传统人工修改流水线的方式,该框架可以为开发者省去9000行以上的代码阅读工作。评估结果表明,该框架可以大幅降低开发者的人力和时间成本,并降低开发门槛。 展开更多
关键词 高性能处理器设计 领域专用结构 指令扩展接口 RISC-V 乱序调度流水线 硬件编程框架
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基于RISC-V的NLMS算法协处理器设计 认领 引用
19
作者 晏美仪 马令坤 武一凡 《电子设计工程》 2026年第10期18-21,26,共4页
为提高NLMS算法在轻量级RISC-V处理器中的计算实时性,该文设计了一种基于RISC-V架构的最小均方算法(Normalized Least Mean Squares,NLMS)算法协处理器,并将其集成至蜂鸟E203处理器核。协处理器采用模块化结构,包含数据缓存、数值计算... 为提高NLMS算法在轻量级RISC-V处理器中的计算实时性,该文设计了一种基于RISC-V架构的最小均方算法(Normalized Least Mean Squares,NLMS)算法协处理器,并将其集成至蜂鸟E203处理器核。协处理器采用模块化结构,包含数据缓存、数值计算及逻辑控制等功能模块。关键计算路径滤波器输出与权值更新模块采用双精度浮点运算,确保了NLMS算法的数值精度与收敛稳定性;误差计算等模块采用定点实现,用于平衡整体运算效率与资源压力。实验结果表明,相比纯软件实现,该协处理器在处理32阶滤波器的NLMS运算中,加速比达403。 展开更多
关键词 RISC-V 协处理器 NLMS 蜂鸟E203
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基于开源工具链的RISC-V处理器敏捷验证方法 认领 引用
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作者 胡学莹 江维 《集成电路与嵌入式系统》 CSCD 2026年第7期17-26,共10页
针对传统处理器验证流程依赖商业EDA工具、环境构建复杂、难以适配敏捷开发需求的问题,提出了一种基于开源工具链的RISC-V处理器核级敏捷验证方法。该方法以Verilator为仿真引擎,利用Python验证框架Cocotb的协程机制实现了测试激励的高... 针对传统处理器验证流程依赖商业EDA工具、环境构建复杂、难以适配敏捷开发需求的问题,提出了一种基于开源工具链的RISC-V处理器核级敏捷验证方法。该方法以Verilator为仿真引擎,利用Python验证框架Cocotb的协程机制实现了测试激励的高层抽象与周期级精确驱动,并设计了轻量化的测试组织架构以缩短反馈周期。以开源RISC-V处理器Ibex为对象,构建了包含指令执行、寄存器写回、异常响应等关键路径的验证环境。实验结果表明,在保障核级基本功能验证有效性的前提下,与传统通用验证方法学(Universal Verification Methodology,UVM)相比,该方法将验证代码规模缩减约85%,单测试用例迭代周期从小时级降至分钟级,显著提高了设计早期的验证效率,为教学实验与原型开发提供了低成本解决方案。 展开更多
关键词 处理器验证 RISC-V 敏捷验证 开源工具链 Cocotb Verilator
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