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基于可靠性的动车组关键部件维修策略优化模型 认领 引用 被引量：1
1
作者 陈佳玉 宋冬利 耿芳东 《机车电传动》 2025年第1期58-67,共10页
针对现行动车组预防性维修中出现的维修不足或过度维修的问题,文章基于全生命周期管理理念,重点研究了动车组部件全生命周期运维活动对部件劣化特性与维修策略的影响。在部件层面,文章提出了考虑季节影响和运行成本的维修策略,动态反映... 针对现行动车组预防性维修中出现的维修不足或过度维修的问题,文章基于全生命周期管理理念,重点研究了动车组部件全生命周期运维活动对部件劣化特性与维修策略的影响。在部件层面,文章提出了考虑季节影响和运行成本的维修策略,动态反映了部件劣化特性和维修活动之间的演变趋势,并结合并行量子遗传算法求解最优维修间隔和可靠度等参数;在系统层面,通过建立的基于可靠度裕度的预防性机会维修策略,实现了动态的机会维修窗口,减少了系统停机次数,降低了系统长期维护成本。试验结果表明,与不考虑运行成本和季节影响的维修策略相比,该策略在保证部件可靠性、系统可用性和计划合理性的同时,通过实施更加积极的维修措施,可有效降低动车组维修成本。 展开更多
关键词 动车组 运行成本 预防性机会维修 季节影响 并行量子遗传算法 高速列车
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面向高速列车控制数据的推测并行检测算法 认领 引用
2
作者 马强 《计算机工程与设计》 北大核心 2025年第3期762-769,共8页
针对传统检测方法难以高效处理轨道交通中海量列控数据的问题,设计一种面向高速列车控制数据的推测并行检测算法。分析高速列车控制数据的结构,进行尝试性的数据划分,消解数据内部依赖;利用推测技术,对传统的检测算法展开并行化改造,规... 针对传统检测方法难以高效处理轨道交通中海量列控数据的问题,设计一种面向高速列车控制数据的推测并行检测算法。分析高速列车控制数据的结构,进行尝试性的数据划分,消解数据内部依赖;利用推测技术,对传统的检测算法展开并行化改造,规避传统方法中内联关系对检测顺序的影响;在分布式平台上使用并行化的算法对划分数据展开检测,借助推测并行技术和分布式平台,提高面向列车控制数据的检测效率。基于西安铁路局的列控数据进行实验,其结果表明,与传统检测方法和其它并行检测方法相比,所提并行算法具有更好的检测效率、良好的可扩展,能够对海量的高速列车控制数据展开及时有效的检测。 展开更多
关键词 轨道交通 高速列车 列控数据 异常检测 分布式计算 推测并行 并行算法
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基于逻辑设计的高速CRC并行算法研究及其FPGA实现 认领 引用 被引量：17
3
作者 毕占坤 张羿猛 +1 位作者 黄芝平 王跃科 《仪器仪表学报》 EI CAS 北大核心 2007年第12期2244-2249,共6页
循环冗余校验码作为一种检出概率高并且易于实现的检错码,被广泛应用于通信及测控领域。本文首先简要介绍了循环冗余校验的基本原理,然后从CRC串行实现的电路结构出发,通过严密的理论推导,得出了基于逻辑设计的高速CRC并行实现递推公式... 循环冗余校验码作为一种检出概率高并且易于实现的检错码,被广泛应用于通信及测控领域。本文首先简要介绍了循环冗余校验的基本原理,然后从CRC串行实现的电路结构出发,通过严密的理论推导,得出了基于逻辑设计的高速CRC并行实现递推公式,可适用于并行处理位宽小于等于生成多项式阶数和大于生成多项式阶数条件下的并行帧校验应用。最后分别设计了这2种条件下的硬件实现电路,电路的综合结果表明,该方法具有更少的资源占用量和更高的工作频率。 展开更多
关键词 循环冗余校验 高速并行算法 现场可编程门阵列
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基于三维模型的食品分拣机器人抓取控制方法 认领 引用 被引量：15
4
作者 肖瑶星 刘立新 +1 位作者 胡柳 卢艳芝 《食品与机械》 CSCD 北大核心 2023年第4期77-82,162,共6页
目的:解决现有串类水果在机器人分拣中存在的准确性差、分选效率低等问题。方法:基于高速并行食品分拣系统结构,将改进的SURF算法与改进的RANSAC算法相结合用于食品分拣机器人抓取点定位,建立三维抓取模型实现串类水果的自动稳定抓取。... 目的:解决现有串类水果在机器人分拣中存在的准确性差、分选效率低等问题。方法:基于高速并行食品分拣系统结构,将改进的SURF算法与改进的RANSAC算法相结合用于食品分拣机器人抓取点定位,建立三维抓取模型实现串类水果的自动稳定抓取。以葡萄为例,通过试验验证了所提方法的优越性和准确性。结果:所提方法与常规方法相比,平均抓取成功率提高15.00%左右,平均抓取时间缩短0.101 s。结论:该食品分拣机器人可有效提高串类水果抓持点定位的准确性,具有较高的成功率。 展开更多
关键词 串类水果 分拣机器人 高速并联 SURF算法 RANSAC算法 三维抓取模型
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太赫兹通信中高速数字信号处理并行化算法 认领 引用 被引量：3
5
作者 郝鑫 汪朝晖 +3 位作者 赵磊 林长星 成彬彬 邓贤进 《太赫兹科学与电子信息学报》 2017年第6期881-884,共4页
利用矩阵将数字信号处理算法采用并行化方式表示,然后利用矩阵张量积的思想,推导出以张量积表示的两级迭代并行滤波算法。在此基础上进一步分解得到多级迭代的并行滤波算法,并且采用多相分解的方式进一步提高系统应用中的并行化率。利... 利用矩阵将数字信号处理算法采用并行化方式表示,然后利用矩阵张量积的思想,推导出以张量积表示的两级迭代并行滤波算法。在此基础上进一步分解得到多级迭代的并行滤波算法,并且采用多相分解的方式进一步提高系统应用中的并行化率。利用上述算法对码率为5 Gbps的16QAM信号进行32路并行化处理的MATLAB乘加级仿真,仿真结果与串行算法得到的数据等效,最终得到与理想误码率对比的系统误码率,仿真结果与理论误码率误差小于0.05 dB。 展开更多
关键词 太赫兹 高速 数字信号处理 并行化 算法
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考虑收益管理的高铁平行车次动态差别定价 认领 引用 被引量：12
6
作者 蔡鉴明 欧阳姗 《交通运输系统工程与信息》 EI CSCD 北大核心 2020年第5期1-8,共8页
基于RP(Revealed Preference)和SP(Stated Preference)调查数据,利用潜在类别模型对高铁旅客进行细分,得到旅客对平行车次不同服务属性,如列车运行时间、发车时段和舒适度的偏好程度,并对其进行量化;引入收益管理,以多列车整体收益最大... 基于RP(Revealed Preference)和SP(Stated Preference)调查数据,利用潜在类别模型对高铁旅客进行细分,得到旅客对平行车次不同服务属性,如列车运行时间、发车时段和舒适度的偏好程度,并对其进行量化;引入收益管理,以多列车整体收益最大为目标,构建平行车次动态差别定价模型,并设计模拟退火算法进行求解;最后,通过京沪高铁进行实例验证.结果表明:与固定票价进行客票销售相比,所提方案能够适应高峰期和平峰期不同客流特点,提高铁路客票总收益,为高铁平行车次灵活定价提供参考. 展开更多
关键词 铁路运输 动态差别定价 收益管理 高铁平行车次 模拟退火算法
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面向新型电力系统的数字实时硬件在环仿真综述 认领 引用 被引量：3
7
作者 杜善周 黄涌波 +4 位作者 卢国平 高进 覃宇翔 刘永露 袁亮 《湖南电力》 2023年第5期3-10,共8页
随着新能源的接入比例不断升高与电力电子设备的广泛应用,数字实时硬件在环仿真已经成为新型电力系统仿真分析的重要手段。在此背景下,综述数字实时硬件在环仿真的国内外研究现状,讨论提高仿真效率与精确度的关键技术,以及该过程中存在... 随着新能源的接入比例不断升高与电力电子设备的广泛应用,数字实时硬件在环仿真已经成为新型电力系统仿真分析的重要手段。在此背景下,综述数字实时硬件在环仿真的国内外研究现状,讨论提高仿真效率与精确度的关键技术,以及该过程中存在的疑难点。从数字实时硬件在环仿真的发展历史出发,首先讨论数字实时仿真的元件建模,包括Ron/Roff与L/C两类器件建模方法;随后归纳戴维南等效、诺顿等效与频率相关网络等值三类接口电路等效方法;接着讨论高速率并行算法、基于不同计算单元的仿真平台架构与硬件在环仿真的类型;然后总结典型数字实时硬件在环仿真的基本流程及其在新型电力系统中的应用实例,最后总结各类架构与算法的优缺点、适用场景。 展开更多
关键词 数字实时硬件在环仿真 开关器件建模 接口等效电路 高速率并行算法 仿真平台架构
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一种新的CRC16算法及其在通信系统中的应用 认领 引用 被引量：1
8
作者 何秉姣 汪红 《中南民族大学学报（自然科学版）》 CAS 2012年第4期105-107,112,共3页
分析了CRC码串行移位校验算法,逐步推导出了一种新的CRC16并行算法,并在Quartus 9.0平台下,对CRC16码编码器进行了功能仿真,结果表明:该并行算法具有很高的实时性,其编码可扩展性强,合理利用了"0"特性加快编码速度,能满足高... 分析了CRC码串行移位校验算法,逐步推导出了一种新的CRC16并行算法,并在Quartus 9.0平台下,对CRC16码编码器进行了功能仿真,结果表明:该并行算法具有很高的实时性,其编码可扩展性强,合理利用了"0"特性加快编码速度,能满足高速通信系统的要求. 展开更多
关键词 循环冗余校验码 高速并行算法 通信系统 功能仿真
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基于FPGA的高速FIR数字滤波器设计的改进方法 认领 引用 被引量：4
9
作者 赵岸 颜毅华 +3 位作者 陈林杰 刘东浩 王威 陈志军 《天文研究与技术》 CSCD 2015年第1期109-116,共8页
在高速有限冲击响应(Finite Impulse Response,FIR)数字滤波器的设计中,随着滤波器阶数的增加,保持数据流速率和有效使用硬件资源成为设计的一个重点和难点。基于高速并行有限冲击响应数字滤波器的基本原理,提出了一种将位平面法、正则... 在高速有限冲击响应(Finite Impulse Response,FIR)数字滤波器的设计中,随着滤波器阶数的增加,保持数据流速率和有效使用硬件资源成为设计的一个重点和难点。基于高速并行有限冲击响应数字滤波器的基本原理,提出了一种将位平面法、正则有符号系数(Canonical-Signed Digit,CSD)编码算法和抽取算法应用于并行有限冲击响应数字滤波器的改进方法。设计通过Matlab仿真,在Quartus II中编译、仿真、综合后下载到现场可编程门阵列(Field Programmable Gate Array,FPGA)中进行测试,结果显示,这种改进方法较好地解决了滤波器阶数和数据流速率与硬件资源之间的关系。 展开更多
关键词 高速并行滤波器 位平面法 正则有符号系数编码算法 抽取算法
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一种快速循环冗余校验电路的设计 认领 引用 被引量：1
10
作者 张莹 冯军 《南华大学学报（自然科学版）》 2011年第3期46-49,共4页
本文简单介绍了循环冗余校验的基本原理.以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式.分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6.2软... 本文简单介绍了循环冗余校验的基本原理.以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式.分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6.2软件进行了功能和时序仿真:用16bit位宽的并行CRC电路对32bit数据进行计算,经过2个时钟周期得到校验码. 展开更多
关键词 循环冗余校验 现场可编程门阵列 高速并行算法
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FPGA实现Hadamard矩阵的通信信号加解密算法 认领 引用 被引量：2
11
作者 宋华军 刘禹清 +2 位作者 吴晏奇 高琳惠 张顺 《现代电子技术》 2023年第15期13-19,共7页
扩频通信技术一直是通信领域的研究热点,在军事和民用通信中被广泛应用,它具有良好的抗干扰能力、加密能力。现有的扩频加密算法在实际应用时往往会遇到软件和信道计算量大等限制,Hadamard变换简便的结构使其在数字信号通信方面有着广... 扩频通信技术一直是通信领域的研究热点,在军事和民用通信中被广泛应用,它具有良好的抗干扰能力、加密能力。现有的扩频加密算法在实际应用时往往会遇到软件和信道计算量大等限制,Hadamard变换简便的结构使其在数字信号通信方面有着广泛的应用,但其在软件实现上速度较慢,且延时大。FPGA的并行计算能力和其独特的结构可以提供一种新的高速实现方案。为此,研究运用FPGA实现一种基于Hadamard变换矩阵的直接序列扩频解扩、加密解密算法。在Xilinx Virtex⁃7690T的板级测试表明,对于32路的32位IQ两路语音复信号,解密后系统输出波形与加密前波形无明显失真,输出延迟约0.615μs,具有很好的准确性和实时性,满足实际工程要求。 展开更多
关键词 Hadamard矩阵 FPGA并行化 扩频通信 抗干扰 高速算法 加解密算法 通信系统
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JESD204C协议接收端64 B/66 B链路层电路设计 认领 引用 被引量：4
12
作者 张春茗 杨添 王一平 《西安邮电大学学报》 2021年第1期60-66,共7页
提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cy... 提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check,CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15898.6μm2。 展开更多
关键词 高速串行接口 JESD204C协议 64 B/66 B链路层 并行算法 转换器
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高吞吐率XTS-AES加密算法的硬件实现 认领 引用 被引量：2
13
作者 李子磊 刘政林 +1 位作者 霍文捷 邹雪城 《微电子学与计算机》 CSCD 北大核心 2011年第4期95-98,102,共4页
基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XT... 基于XTS-AES算法提出了一种具有并行全流水结构的硬件实现方法.设计通过展开数据通路的方式,提高了吞吐率;同时还通过采用内部流水线结构优化关键路径的方式,提高了电路的时钟频率和整体工作性能.在UMC 90 nm CMOS工艺条件下,所设计的XTS-AES模块的吞吐率比目前已知XTS-AES的最高吞吐率提高了52.28%.分析结果表明,该硬件模块完全满足现阶段高速加密存储的需要. 展开更多
关键词 高速存储 高吞吐率 并行全流水结构 XTS-AES加密算法
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高速列车海量数据故障分析系统研究 认领 引用 被引量：3
14
作者 解军帅 徐泉 +1 位作者 秦泗钊 张逢博 《控制工程》 CSCD 北大核心 2020年第10期1795-1801,共7页
高速列车速度快,传感器采集的频率高,数据更新速度快,因此采集到的数据量大,对故障诊断系统的数据存储、管理和分析能力提出了巨大的挑战。针对目前的高速列车故障诊断系统难以有效处理海量数据的情况,设计了一种基于大数据的高速列车... 高速列车速度快,传感器采集的频率高,数据更新速度快,因此采集到的数据量大,对故障诊断系统的数据存储、管理和分析能力提出了巨大的挑战。针对目前的高速列车故障诊断系统难以有效处理海量数据的情况,设计了一种基于大数据的高速列车海量数据故障分析系统。采用当前流行的大数据处理工具构建了能够处理海量高铁数据的大数据基础支撑平台,能够高效的存储、管理高铁的海量传感器数据。并且针对传统故障诊断方法在海量数据的时候建模速度很慢甚至无法建模求解的问题,在大数据基础支撑平台的基础上研究了能够对海量高铁数据进行建模的分布式算法,提高了海量高铁数据故障建模的效率。最后通过Speedup、Sizeup、Scaleup这3个性能指标对系统集成的PCA故障建模算法(以分布式PCA故障建模算法为例)的效率进行验证,验证结果表明系统中的分布式算法在3个性能指标上都有良好的表现,能够有效进行大数据量的故障分析,为高速列车的故障诊断提供可靠的保证。 展开更多
关键词 高速列车 故障诊断 大数据 分布式并行算法
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基于FPGA的CRC算法的串行和并行实现 认领 引用 被引量：8
15
作者 肖艳艳 何晓雄 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2016年第10期1362-1366,共5页
在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路... 在数字数据通信系统中,由于信道传输特性不理想以及噪声等干扰,常常会出现一些异常情况。因此,通常在数据通信中添加循环冗余校验(cyclic redundancy check,CRC)码,可以大幅度提高通信的可靠性。文章在论述串行CRC实现的基础上,对电路结构提出了改进的方案,实现了基于现场可编程逻辑门阵列(field programmable gate array,FPGA)的CRC的串行2、4、8位和并行算法,并用超高速集成电路硬件描述语言(very-high-speed integrated circuit hardware description language,VHDL)实现CRC校验,将实验结果下载到DE2,验证了方案的可行性。 展开更多
关键词 循环冗余校验码 串行算法 并行算法 超高速集成电路硬件描述语言 现场可编程逻辑门阵列
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基于FPGA的并行DDS结构设计 认领 引用 被引量：3
16
作者 苟力 吕幼新 蒋思源 《雷达科学与技术》 北大核心 2016年第2期215-219,224,共5页
频率合成器称为电子系统的"心脏",直接数字频率合成器(DDS)相对于传统的频率合成技术具有很明显的优点。然而,存在着输出频率有限、输出杂散严重的问题。用FPGA实现DDS受制于芯片本身运行速度和功耗的影响,因此,基于FPGA实现... 频率合成器称为电子系统的"心脏",直接数字频率合成器(DDS)相对于传统的频率合成技术具有很明显的优点。然而,存在着输出频率有限、输出杂散严重的问题。用FPGA实现DDS受制于芯片本身运行速度和功耗的影响,因此,基于FPGA实现高速、低功耗的DDS具有重要的意义。主要设计了一种并行DDS结构。相位累加器采用四路并行,并在每一路采用两级流水线结构提高寻址速度。通过查找表与类似于坐标旋转数字计算(CORDIC)算法的角度旋转方法相结合实现相幅转换。最后,采用多相结构实现四路并行输出,得到约-120dB的无杂散动态范围(SFDR)的正交波形。四路并行结构相对于单路DDS,输出信号频谱带宽提高了四倍。 展开更多
关键词 并行结构 直接数字频率合成 坐标旋转数字计算方法 高速
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高帧频视觉实时目标检测系统 认领 引用 被引量：3
17
作者 杨鲁新 董文博 《电子技术应用》 2019年第4期109-112,117,共4页
为了实现高速场景下的智能实时目标检测,设计了一种基于ZYNQ7000系列FPGA的高速相机平台,并利用该平台进行目标检测算法实现,形成了一套高帧频实时目标检测系统样机。该系统将高速CMOS图像信号直接接入FPGA,在本地FPGA中进行数据处理,... 为了实现高速场景下的智能实时目标检测,设计了一种基于ZYNQ7000系列FPGA的高速相机平台,并利用该平台进行目标检测算法实现,形成了一套高帧频实时目标检测系统样机。该系统将高速CMOS图像信号直接接入FPGA,在本地FPGA中进行数据处理,实现目标检测算法,最终实时输出目标位置序列。FPGA设计采用流水线结构,对高速视频流图像逐级进行背景差分、二值化、质心解算的流水操作,实现了图像获取与目标检测同步进行。测试结果表明,该系统在560×480分辨率下可以实现大于1 100 f/s的实时目标检测,并输出目标位置,检测精度可达3个像素。 展开更多
关键词 ZYNQ7000 智能相机 高速相机 FPGA实时图像处理 并行计算 质心检测算法
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卫星激光高速通信中的并行处理结构 认领 引用
18
作者 王伊美 李长生 杜宏峰 《移动信息》 2024年第12期62-64,共3页
卫星通信是深空探测中的重要技术。随着卫星组网和民用卫星的发展,其对通信的速率和实时性提出了更高的要求。传统的串行解调技术难以满足现有需求,需要引入并行解调技术。但并行化处理会显著增加系统的复杂性,因此需要合理设计关键技... 卫星通信是深空探测中的重要技术。随着卫星组网和民用卫星的发展,其对通信的速率和实时性提出了更高的要求。传统的串行解调技术难以满足现有需求,需要引入并行解调技术。但并行化处理会显著增加系统的复杂性,因此需要合理设计关键技术的应用方式。为实现卫星间的高速通信,文中基于全数字并行接收结构APRX,提出了一种并行处理结构优化方案,将匹配滤波、FFT/IFFT、时钟同步处理模块转为并行结构,并对结构进行简化,减少了硬件资源消耗。仿真实验结果表明,该结构可以实现高速的数据并行处理。 展开更多
关键词 卫星通信 高速 数字信号处理 并行算法
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一种Turbo码高速并行译码算法 认领 引用
19
作者 徐丹 《信息通信技术》 2008年第5期60-63,共4页
针对Turbo码MAP译码算法运算量、存储量大和译码延时长的问题,基于双滑动窗的基本思想,提出一种高速并行的译码算法。计算机仿真表明,该算法是存储量与译码性能的良好折衷。
关键词 Turbo码 MAP译码算法 存储量 双滑动窗 高速并行
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具有单比特纠错功能的并行CRC实现方法 认领 引用
20
作者 韩骥宇 李锐 《大众科技》 2017年第1期1-4,共4页
文章从原理上阐述了CRC的机理,比较了串行CRC电路和并行CRC电路在实际中处理速率、传输速率及使用方面的特点;此外,从原理上阐明了传输过程中纠正一位及多位数据错误的方法,通过该种纠错技术,可以避免数据重传或者丢包现象,有效提高传... 文章从原理上阐述了CRC的机理,比较了串行CRC电路和并行CRC电路在实际中处理速率、传输速率及使用方面的特点;此外,从原理上阐明了传输过程中纠正一位及多位数据错误的方法,通过该种纠错技术,可以避免数据重传或者丢包现象,有效提高传输效率、降低误包率3个数量级以上;最后,利用FPGA进行硬件实验,实现了在160Mbits/s传输速度下,传输1024 bits数据可以正确纠正一位错误的功能。 展开更多
关键词 CRC算法 纠错算法 FPGA实现 并行计算 高速传输
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