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Influences of supply voltage on single event upsets and multiple-cell upsets in nanometer SRAM across a wide linear energy transfer range 认领 引用 被引量：1
1
作者 Yin-Yong Luo Wei Chen +1 位作者 Feng-Qi Zhang Tan Wang 《Chinese Physics B》 SCIE EI CAS CSCD 2021年第4期596-604,共9页
The influences of reducing the supply voltage on single event upset(SEU) and multiple-cell upset(MCU) in two kinds of 65-nm static random access memories(SRAMs) are characterized across a wide linear energy transfer(L... The influences of reducing the supply voltage on single event upset(SEU) and multiple-cell upset(MCU) in two kinds of 65-nm static random access memories(SRAMs) are characterized across a wide linear energy transfer(LET) range.The results show that the influence of the voltage variation on SEU cross section clearly depends on the LET value which is above heavy ion LET threshold no matter whether the SRAM is non-hardened 6 T SRAM or radiation-hardened double dual interlocked cells(DICE) SRAM.When the LET value is lower than the LET threshold of MCU,the SEU only manifests single cell upset,the SEU cross section increases with the decrease of voltage.The lower the LET value,the higher the SEU sensitivity to the voltage variation is.Lowering the voltage has no evident influence on SEU cross section while the LET value is above the LET threshold of MCU.Moreover,the reduction of the voltage can result in a decrease in the highest-order MCU event cross section due to the decrease of charge collection efficiency of the outer sub-sensitive volume within a certain voltage range.With further scaling the feature size of devices down,it is suggested that the dependence of SEU on voltage variation should be paid special attention to for heavy ions with very low LET or the other particles with very low energy for nanometer commercial off-the-shelf(COTS) SRAM. 展开更多
关键词 supply voltage single event upsets multiple-cell upsets 65-nm SRAM double DICE SRAM
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Heavy ion energy influence on multiple-cell upsets in small sensitive volumes:from standard to high energies 认领 引用 被引量：1
2
作者 Yang Jiao Li-Hua Mo +10 位作者 Jin-Hu Yang Yu-Zhu Liu Ya-Nan Yin Liang Wang Qi-Yu Chen Xiao-Yu Yan Shi-Wei Zhao Bo Li You-Mei Sun Pei-Xiong Zhao Jie Liu 《Nuclear Science and Techniques》 SCIE EI CAS CSCD 2024年第5期109-121,共13页
The 28 nm process has a high cost-performance ratio and has gradually become the standard for the field of radiation-hardened devices.However,owing to the minimum physical gate length of only 35 nm,the physical area o... The 28 nm process has a high cost-performance ratio and has gradually become the standard for the field of radiation-hardened devices.However,owing to the minimum physical gate length of only 35 nm,the physical area of a standard 6T SRAM unit is approximately 0.16μm2,resulting in a significant enhancement of multi-cell charge-sharing effects.Multiple-cell upsets(MCUs)have become the primary physical mechanism behind single-event upsets(SEUs)in advanced nanometer node devices.The range of ionization track effects increases with higher ion energies,and spacecraft in orbit primarily experience SEUs caused by high-energy ions.However,ground accelerator experiments have mainly obtained low-energy ion irradiation data.Therefore,the impact of ion energy on the SEU cross section,charge collection mechanisms,and MCU patterns and quantities in advanced nanometer devices remains unclear.In this study,based on the experimental platform of the Heavy Ion Research Facility in Lanzhou,low-and high-energy heavy-ion beams were used to study the SEUs of 28 nm SRAM devices.The influence of ion energy on the charge collection processes of small-sensitive-volume devices,MCU patterns,and upset cross sections was obtained,and the applicable range of the inverse cosine law was clarified.The findings of this study are an important guide for the accurate evaluation of SEUs in advanced nanometer devices and for the development of radiation-hardening techniques. 展开更多
关键词 28 nm static random access memory(SRAM) Energy effects Heavy ion Multiple-cell upset(MCU) Charge collection Inverse cosine law
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Impact of incident direction on neutron-induced single-bit and multiple-cell upsets in 14 nm FinFET and 65 nm planar SRAMs 认领 引用
3
作者 Shao-Hua Yang Zhan-Gang Zhang +9 位作者 Zhi-Feng Lei Yun Huang Kai Xi Song-Lin Wang Tian-Jiao Liang Teng Tong Xiao-Hui Li Chao Peng Fu-Gen Wu Bin Li 《Chinese Physics B》 SCIE EI CAS CSCD 2022年第12期375-381,共7页
Based on the BL09 terminal of China Spallation Neutron Source(CSNS),single event upset(SEU)cross sections of14 nm fin field-effect transistor(FinFET)and 65 nm quad data rate(QDR)static random-access memories(SRAMs)are... Based on the BL09 terminal of China Spallation Neutron Source(CSNS),single event upset(SEU)cross sections of14 nm fin field-effect transistor(FinFET)and 65 nm quad data rate(QDR)static random-access memories(SRAMs)are obtained under different incident directions of neutrons:front,back and side.It is found that,for both technology nodes,the“worst direction”corresponds to the case that neutrons traverse package and metallization before reaching the sensitive volume.The SEU cross section under the worst direction is 1.7-4.7 times higher than those under other incident directions.While for multiple-cell upset(MCU)sensitivity,side incidence is the worst direction,with the highest MCU ratio.The largest MCU for the 14 nm FinFET SRAM involves 8 bits.Monte-Carlo simulations are further performed to reveal the characteristics of neutron induced secondary ions and understand the inner mechanisms. 展开更多
关键词 neutron fin field-effect transistor(FinFET) single event upset(SEU) Monte-Carlo simulation
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Impacts of test factors on heavy ion single event multiple-cell upsets in nanometer-scale SRAM 认领 引用 被引量：2
4
作者 罗尹虹 张凤祁 +4 位作者 郭红霞 肖尧 赵雯 丁李利 王园明 《Journal of Semiconductors》 EI CAS CSCD 2015年第11期63-68,共6页
Single event multiple-cell upsets（MCU） increase sharply with the semiconductor devices scaling. The impacts of several test factors on heavy ion single event MCU in 65 nm SRAM are studied based on the buildup of MCU... Single event multiple-cell upsets（MCU） increase sharply with the semiconductor devices scaling. The impacts of several test factors on heavy ion single event MCU in 65 nm SRAM are studied based on the buildup of MCU test data acquiring and processing technique, including the heavy ion LET, the tilt angle, the device orientation, the test pattern and the supply voltage; the MCU physical bitmaps are extracted correspondingly. The dependencies of parameters such as the MCU percentage, MCU mean and topological pattern on these factors are summarized and analyzed. This work is meaningful for developing a more reasonable single event test method and assessing the effectiveness of anti-MCU strategies on nanometer-scale devices. 展开更多
关键词 multiple-cell upsets nanometer-scale SRAM test factors device orientation
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High strength-ductility synergy achieved in low-alloyed Mg alloys via hyper-substructure introduction through upsetting-assisted asymmetric extrusion 认领 引用
5
作者 Jin-Long Cai Pei-Lin Liu +2 位作者 Xu Guo Qing Liu Zhi-Gang Li 《Journal of Magnesium and Alloys》 SCIE EI CAS CSCD 2026年第2期310-331,共22页
This study demonstrates that introducing multidimensional crystallographic defects through severe plastic deformation may overcome the strength-ductility trade-off in magnesium alloys.We developed a unique hyper-subst... This study demonstrates that introducing multidimensional crystallographic defects through severe plastic deformation may overcome the strength-ductility trade-off in magnesium alloys.We developed a unique hyper-substructure(HSS)microstructure via novel upsetting-assisted asymmetric extrusion at low temperature(∼220℃).The UE-55 specimen with∼0.34 upsetting strain exhibited exceptional properties:∼266.5 MPa yield strength,∼311.9 MPa ultimate tensile strength,and∼27.6%fracture elongation in a low-alloyed magnesium system(∼3.3 wt.%total alloy content).Remarkably,HSS simultaneously enhances both strength and ductility.Refined grains and elevated dislocation density within HSS primarily strengthen the material.Enhanced plasticity stems from synergistic mechanisms.Pre-existing dislocations multiply during tension through interaction-mediated processes,facilitating c-axis deformation.Simultaneously,linearly aligned low-angle boundaries(LABs)obstruct the propagation of microcracks initiated near high-angle boundaries(HABs)by fractured coarse secondary phases.This significantly improves the material’s microcrack accommodation capacity.This work establishes substructures as primary carriers of plastic deformation,diverging from conventional rapid extrusion techniques that produce fully recrystallized microstructures.The resultant strength-ductility synergy emerges from coordinated strengthening mechanisms.Notably,processing at 20.6 m/min extrusion speed enables efficient fabrication of high-performance magnesium extrudates.Furthermore,analysis of HSS formation mechanisms provides novel insights for industrial-scale production of cost-effective magnesium alloys. 展开更多
关键词 Magnesium alloy Upsetting strain Asymmetric extrusion Hyper-substructure
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Multiple bit upsets mitigation in memory by using improved hamming codes and parity codes 认领 引用 被引量：1
6
作者 祝名 肖立伊 田欢 《Journal of Harbin Institute of Technology(New Series)》 EI CAS 2010年第5期726-730,共5页
This paper combines improved Hamming codes and parity codes to assure the reliability of memory in presence of multiple bit upsets with low cost overhead.The redundancy bits of improved Hamming codes will be appended ... This paper combines improved Hamming codes and parity codes to assure the reliability of memory in presence of multiple bit upsets with low cost overhead.The redundancy bits of improved Hamming codes will be appended at the end of data bits,which eliminates the overhead of interspersing the redundancy bits at the encoder and decoder.The reliability of memory is further enhanced by the layout architecture of redundancy bits and data bits.The proposed scheme has been implemented in Verilog and synthesized using the Synopsys tools.The results reveal that the proposed method has about 19% less area penalties and 13% less power consumption comparing with the current two-dimensional error codes,and its latency of encoder and decoder is 63% less than that of Hamming codes. 展开更多
关键词 memory multiple bit upsets improved hamming codes two-dimensional error codes
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An efficient algorithm for generating a spherical multiple-cell grid 认领 引用 被引量：1
7
作者 Fang Hou Zhiyi Gao +1 位作者 Jianguo Li Fujiang Yu 《Acta Oceanologica Sinica》 SCIE CAS CSCD 2022年第5期41-50,共10页
This paper presents an efficient algorithm for generating a spherical multiple-cell(SMC)grid.The algorithm adopts a recursive loop structure and provides two refinement methods:(1)an arbitrary area refinement method a... This paper presents an efficient algorithm for generating a spherical multiple-cell(SMC)grid.The algorithm adopts a recursive loop structure and provides two refinement methods:(1)an arbitrary area refinement method and(2)a nearshore refinement method.Numerical experiments are carried out,and the results show that compared with the existing grid generation algorithm,this algorithm is more flexible and operable. 展开更多
关键词 spherical multiple-cell grid wave model WAVEWATCH III grid generation algorithm
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Stability and performance analysis of a jump linear control system subject to digital upsets 认领 引用 被引量：1
8
作者 王蕊 孙辉 马振洋 《Chinese Physics B》 SCIE EI CAS CSCD 2015年第4期6-15,共10页
This paper focuses on the methodology analysis for the stability and the corresponding tracking performance of a closed-loop digital jump linear control system with a stochastic switching signal. The method is applied... This paper focuses on the methodology analysis for the stability and the corresponding tracking performance of a closed-loop digital jump linear control system with a stochastic switching signal. The method is applied to a flight control system. A distributed recoverable platform is implemented on the flight control system and subject to independent digital upsets. The upset processes are used to stimulate electromagnetic environments. Specifically, the paper presents the scenarios that the upset process is directly injected into the distributed flight control system, which is modeled by independent Markov upset processes and independent and identically distributed （IID） processes. A theoretical performance analysis and simulation modelling are both presented in detail for a more complete independent digital upset injection. The specific examples are proposed to verify the methodology of tracking performance analysis. The general analyses for different configurations are also proposed. Comparisons among different configurations are conducted to demonstrate the availability and the characteristics of the design. 展开更多
关键词 stochastic process stability and performance analysis jump linear system digital upsets
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Back-gate bias and supply voltage dependency on the single-event upset susceptibility of 6 T CSOI-SRAM 认领 引用
9
作者 Li-Wen Yao Jin-Hu Yang +12 位作者 Yu-Zhu Liu Bo Li Yang Jiao Shi-Wei Zhao Qi-Yu Chen Xin-Yu Li Tian-Qi Wang Fan-Yu Liu Jian-Tou Gao Jian-Li Liu Xing-Ji Li Jie Liu Pei-Xiong Zhao 《Nuclear Science and Techniques》 SCIE EI CAS CSCD 2025年第9期105-115,共11页
This paper explores the impact of back-gate bias (Vsoi) and supply voltage (VDD) on the single-event upset (SEU) cross section of 0.18μm configurable silicon-on-insulator static random-access memory (SRAM) unde... This paper explores the impact of back-gate bias (Vsoi) and supply voltage (VDD) on the single-event upset (SEU) cross section of 0.18μm configurable silicon-on-insulator static random-access memory (SRAM) under high linear energy transfer heavyion experimentation.The experimental findings demonstrate that applying a negative back-gate bias to NMOS and a positive back-gate bias to PMOS enhances the SEU resistance of SRAM.Specifically,as the back-gate bias for N-type transistors(Vnsoi) decreases from 0 to-10 V,the SEU cross section decreases by 93.23%,whereas an increase in the back-gate bias for P-type transistors (Vpsoi) from 0 to 10 V correlates with an 83.7%reduction in SEU cross section.Furthermore,a significant increase in the SEU cross section was observed with increase in supply voltage,as evidenced by a 159%surge at VDD=1.98 V compared with the nominal voltage of 1.8 V.To explore the physical mechanisms underlying these experimental data,we analyzed the dependence of the critical charge of the circuit and the collected charge on the bias voltage by simulating SEUs using technology computer-aided design. 展开更多
关键词 Single-event upset(SEU) Static random-access memory(SRAM) Back-gate voltage Supply voltage
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MRAM芯片单粒子功能中断机制研究 认领 引用 被引量：2
10
作者 刘羽寒 马英起 +2 位作者 李世行 王菡滨 王碧 《北京航空航天大学学报》 EI CAS CSCD 北大核心 2026年第3期926-934,共9页
随着工艺尺寸的微缩,单粒子效应成为航天器故障的重要因素之一,单粒子功能中断(SEFI)在先进工艺节点集成电路中日益突出。磁性随机存储器(MRAM)作为一种高速读写的新型存储器件,存储单元抗辐射性能优异,但其外围电路对单粒子效应更为敏... 随着工艺尺寸的微缩,单粒子效应成为航天器故障的重要因素之一,单粒子功能中断(SEFI)在先进工艺节点集成电路中日益突出。磁性随机存储器(MRAM)作为一种高速读写的新型存储器件,存储单元抗辐射性能优异,但其外围电路对单粒子效应更为敏感。利用脉冲激光分析SEFI对芯片的功能影响是一种高效方法。采用脉冲激光聚焦微束定位其敏感区域位于MRAM外围读电路中的控制模块,读0循环下SEFI的等效LET阈值为25(MeV·cm2)/mg,发生SEFI时数据呈现百万级别的翻转错误,其翻转比特数随辐照的持续而不断上升,电流持续上升超过3mA。分析发现,发生翻转时电流在控制端口存在正反馈效应,对MRAM的读电路通过电阻等效存储单元来建立仿真模型,得到了控制模块、灵敏放大和内存单元之间形成环路反馈结论。同时,利用电路级仿真软件对MRAM敏感区域控制模块进行单粒子故障注入,发现,控制模块同时控制的灵敏放大器(SA)单元数目越多,SA发生输出错误的时间越快。当超过3个SA被同时控制时,越易受辐照影响而发生功能中断。基于上述研究,建议从MRAM外围电路结构上抑制环路反馈,或将控制模块与SA之间采用异步处理进行抗辐射加固设计。 展开更多
关键词 单粒子效应 单粒子翻转 单粒子功能中断 脉冲激光 磁性随机存储器
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GH4169高温合金自锁螺母成形工艺及模具结构优化 认领 引用
11
作者 殷小健 石大鹏 +3 位作者 刘乐 金宏 刘丹 张亚龙 《锻压技术》 CAS CSCD 北大核心 2026年第3期29-35,共7页
为解决GH4169高温合金自锁螺母在热镦成形过程中成形载荷大、模具寿命低的问题,采用有限元模拟和试验研究相结合的方法,对GH4169高温合金自锁螺母热镦成形过程进行了数值模拟。分析其成形过程中金属流动与填充规律,等效应力、等效应变... 为解决GH4169高温合金自锁螺母在热镦成形过程中成形载荷大、模具寿命低的问题,采用有限元模拟和试验研究相结合的方法,对GH4169高温合金自锁螺母热镦成形过程进行了数值模拟。分析其成形过程中金属流动与填充规律,等效应力、等效应变分布情况以及不同热镦速度对成形载荷的影响,根据数值模拟优化后的参数进行了工艺试验,并对模具结构进行优化。结果表明,当热镦温度恒定时,随着热镦速度的增加,成形载荷呈先增大后减小的变化规律,热镦速度为50、80和100 mm·s-1时,最大成形载荷分别为3.09×103、3.85×103、3.11×103kN。采用三层组合凹模模具结构可有效解决热镦成形过程中模具因受力大而易开裂的问题。工艺试验验证表明,成形的自锁螺母充填饱满,无折叠、裂纹等锻造缺陷,研究结果为GH4169高温合金自锁螺母及同类零件的实际生产提供了理论依据。 展开更多
关键词 GH4169高温合金 自锁螺母 热镦成形 成形载荷 热镦速度
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28 nm器件电子单粒子翻转效应物理机理及特性 认领 引用
12
作者 徐静妍 胡杨 +4 位作者 王迪 江新帅 陈伟 丁李利 薛院院 《物理学报》 SCIE EI CAS CSCD 北大核心 2026年第11期300-310,共11页
空间轨道环境中电子通常具有比质子更高的通量、更强的屏蔽穿透能力,并且纳米尺度下电子被证实足以引发器件单粒子翻转,从而成为影响航天器电子系统可靠性的新问题.基于28 nm体硅器件开展蒙特卡罗模拟仿真研究及电子辐照实验,揭示电子... 空间轨道环境中电子通常具有比质子更高的通量、更强的屏蔽穿透能力,并且纳米尺度下电子被证实足以引发器件单粒子翻转,从而成为影响航天器电子系统可靠性的新问题.基于28 nm体硅器件开展蒙特卡罗模拟仿真研究及电子辐照实验,揭示电子单粒子效应物理机理及特性.结果表明:器件临界电荷小于0.3 fC或者电子能量小于100 MeV时,直接电离是电子引发单粒子翻转的主要物理机理,直接电离产生的二次电子能量和截面受到初始电子能量的影响很小,进而使得直接电离主导下的单粒子翻转截面几乎不受入射电子能量影响.只有当器件临界电荷大于0.4 fC且电子能量大于1000 MeV时,电子与原子核的弹性碰撞产生的反冲核以及电子引发核反应产生的次级粒子间接电离才成为引发单粒子翻转的重要原因.而器件临界电荷小于0.2 fC时,电子在典型地球轨道引发器件单粒子翻转的贡献将超过质子,因此直接电离是最值得关注的电子单粒子效应机理. 展开更多
关键词 电子 单粒子翻转 临界电荷 直接电离
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简化摩擦条件下圆柱体平板镦粗理论 认领 引用
13
作者 陈慧琴 孙统辉 +2 位作者 王魁 温慧华 王金亮 《塑性工程学报》 CAS CSCD 北大核心 2026年第5期165-175,共11页
采用数值模拟方法研究了常摩擦条件、高径比、理想刚塑性材料模型和刚塑性硬化材料模型对圆柱体平板镦粗变形规律的影响。首先提出了以轴向速度容限定义刚性区的新方法。在以0.1 mm·s-1为轴向速度容限刚性区的基础上,研究表明... 采用数值模拟方法研究了常摩擦条件、高径比、理想刚塑性材料模型和刚塑性硬化材料模型对圆柱体平板镦粗变形规律的影响。首先提出了以轴向速度容限定义刚性区的新方法。在以0.1 mm·s-1为轴向速度容限刚性区的基础上,研究表明两种材料模型圆柱体平板镦粗体内刚性区深度随着摩擦因子和高径比的增大而增大,随着压下率的增大而减小;且理想刚塑性材料的刚性区深度较刚塑性硬化材料的大,对摩擦因子更为敏感。摩擦因子为0.5条件下,两种材料模型不同高径比圆柱体平板镦粗的变形模式和力学模型基本一致。高径比为1.5的镦粗体内仅存在端部的难变形区和中间的压缩扩展区两个变形区。难变形区处于压应力状态。压缩扩展区中中心对称轴附近的压缩区为主动变形区,处于压应力状态;而径向侧表面附近的扩展区为被动变形区,周向应力为拉应力。高径比≥2的镦粗体内还存在被动变形的中心压缩区,其周向和径向均为拉应力;而高径比≤1的镦粗体内径向侧表面附近还存在被动变形的约束扩展区,其周向应力为拉应力。 展开更多
关键词 圆柱体 镦粗 刚性区 变形模式 力学模型
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镦粗温度对立柱中缸微观组织及力学性能的影响 认领 引用
14
作者 李福永 王尚坤 +2 位作者 兰志宇 马珂 邓想涛 《热加工工艺》 CAS 北大核心 2026年第10期126-130,共5页
液压支架立柱中缸作为煤矿机械的核心部件,其质量对综采作业面的工作效率有显著影响。针对大型液压支架立柱中缸用S890钢材镦粗成形过程中的组织与性能问题,采用DIL热模拟、组织表征、力学性能测试及疲劳试验,对镦粗工艺参数进行了优化... 液压支架立柱中缸作为煤矿机械的核心部件,其质量对综采作业面的工作效率有显著影响。针对大型液压支架立柱中缸用S890钢材镦粗成形过程中的组织与性能问题,采用DIL热模拟、组织表征、力学性能测试及疲劳试验,对镦粗工艺参数进行了优化。结果表明:S890钢材经调质热处理后的组织均为回火索氏体,原始奥氏体晶粒尺寸随镦粗温度的降低与镦粗比的增加而减小,在镦粗比为1.656时表现出最佳强化效果。与原镦粗工艺参数相比,经1150℃加热镦粗,细晶强化作用显著。材料屈服强度提高约6%至871 MPa,抗拉强度提高约4%至965 MPa,-20℃条件下的冲击功提高约4%至233 J,疲劳性能亦显著改善,疲劳极限由760 MPa提升至780 MPa。 展开更多
关键词 立柱中缸 镦粗工艺 力学性能 疲劳极限
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镦拔变形对100Cr6钢显微组织与硬度的影响 认领 引用
15
作者 马帅 陈克飞 +2 位作者 李建文 贺乐君 杨立军 《热加工工艺》 CAS 北大核心 2026年第1期195-199,共5页
对100Cr6钢进行了镦拔变形,研究了镦拔道次对晶粒细化和硬度的影响,分析了水淬后钢的组织变化。结果表明:随镦拔道次从一镦一拔增加到三镦三拔,试样中心晶粒大小从122.1μm减小到24.1μm,减少了80.3%;试样边缘晶粒大小从93.0μm减小到2... 对100Cr6钢进行了镦拔变形,研究了镦拔道次对晶粒细化和硬度的影响,分析了水淬后钢的组织变化。结果表明:随镦拔道次从一镦一拔增加到三镦三拔,试样中心晶粒大小从122.1μm减小到24.1μm,减少了80.3%;试样边缘晶粒大小从93.0μm减小到22.1μm,减少了76.2%。试样加热淬火后组织为粗大的奥氏体,镦拔淬火后,微观组织为淬火针状马氏体+少量团块状淬火屈氏体。镦拔淬火后试样的中心硬度为54.2~56.2 HRC,边缘的硬度为54.8~57.8 HRC。 展开更多
关键词 镦拔变形 100Cr6钢 显微组织 硬度
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兼顾版图的低功耗四点翻转自恢复锁存器设计 认领 引用
16
作者 鲁迎春 赵宏岩 +3 位作者 王健安 汪月 梁华国 黄正峰 《微电子学》 CAS 北大核心 2026年第1期28-34,共7页
本文提出了一种基于C单元的低功耗单粒子多点翻转自恢复加固锁存器L2QNUSL。该锁存器由8个C单元、8个钟控C单元以及8个传输门组成,分为两级对单粒子翻转进行过滤。所提出的结构可以完全实现任意三点翻转自恢复和90%的四点翻转自恢复。... 本文提出了一种基于C单元的低功耗单粒子多点翻转自恢复加固锁存器L2QNUSL。该锁存器由8个C单元、8个钟控C单元以及8个传输门组成,分为两级对单粒子翻转进行过滤。所提出的结构可以完全实现任意三点翻转自恢复和90%的四点翻转自恢复。同时经过版图优化,所提出结构最终可以实现由电荷共享引起的最多7个相邻节点的翻转后自恢复。仿真结果验证了所提出锁存器的鲁棒性。此外由于使用了较少的节点参与反馈、时钟门控,以及较少的晶体管,所提出的L2QNUSL与其他最新的可以实现单粒子四点翻转自恢复的结构相比,具有更低的功耗和面积开销,平均降低了56.52%功耗和16.21%的面积开销。 展开更多
关键词 抗辐射加固设计 单粒子翻转 软错误 电路可靠性
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22 nm FDSOI工艺触发器电路单粒子翻转的温度-电压协同影响研究 认领 引用
17
作者 李同德 朱永钦 +2 位作者 孙雨 王亮 赵元富 《原子能科学技术》 EI CAS CSCD 北大核心 2026年第3期752-758,共7页
温度和电源电压是全耗尽绝缘体上硅(FDSOI)工艺电路单粒子翻转响应的关键影响因素,二者的协同作用需深入分析。本文通过高能重离子试验,获取了不同电源电压测试条件下,22 nm FDSOI工艺触发器电路单粒子翻转截面随温度的变化规律。等效... 温度和电源电压是全耗尽绝缘体上硅(FDSOI)工艺电路单粒子翻转响应的关键影响因素,二者的协同作用需深入分析。本文通过高能重离子试验,获取了不同电源电压测试条件下,22 nm FDSOI工艺触发器电路单粒子翻转截面随温度的变化规律。等效线性能量传输(LET)值为75.4 MeV·cm2/mg的Ta粒子试验结果表明,当温度由27℃升高至125℃,触发器的单粒子翻转截面在两种电源电压条件下均显著增加,且在较低电源电压条件下,单粒子翻转截面与温度的相关性更大。通过TCAD仿真,研究了温度-电压的协同作用机制。相较于饱和电流,辐射诱导的电荷收集量主导了温度和电源电压协同影响结果。本文研究为纳米FDSOI工艺集成电路在温度和电压作用下的辐射响应评估和加固设计提供依据。 展开更多
关键词 全耗尽绝缘体上硅 温度-电压 协同影响 单粒子翻转截面 电荷收集
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小规格高强度TB9钛合金轴类零件缩杆成形数值模拟及优化 认领 引用
18
作者 张晓斌 李海涛 +2 位作者 马叙 李贺龙 李晓林 《锻压技术》 CAS CSCD 北大核心 2026年第1期65-71,共7页
研究了某种航天用钛合金芯杆的缩杆成形工艺,并根据芯杆结构进行不同成形工序的模具设计。借助有限元软件Deform-3D对成形过程进行数值模拟,分析成形过程中的应力、应变和损伤值分布,以及载荷-行程曲线。结果表明,室温成形时第1步成形... 研究了某种航天用钛合金芯杆的缩杆成形工艺,并根据芯杆结构进行不同成形工序的模具设计。借助有限元软件Deform-3D对成形过程进行数值模拟,分析成形过程中的应力、应变和损伤值分布,以及载荷-行程曲线。结果表明,室温成形时第1步成形哪部分芯杆结构,台阶、卡环槽或头部,会显著影响最终的成形结果。最终基于数值模拟结果,确定了最优工艺方案。经生产工艺实验验证,采用最优工艺方案生产多台阶芯杆,其头部以及槽部位连接平滑,无裂纹,填充饱满。对比零件实际外形尺寸和模拟结果,各尺寸偏差均符合产品要求,证实缩杆成形工艺方案切实可行,极大提升了生产效益与产品品质。 展开更多
关键词 TB9钛合金 芯杆 冷镦挤 缩杆成形 台阶
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面向高速读写需求的宇航级抗辐射静态随机存储器加固单元设计 认领 引用
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作者 蔡烁 帅威 +3 位作者 胡星 梁鑫杰 黄珠 余飞 《电子与信息学报》 EI CAS CSCD 北大核心 2026年第5期1894-1904,共11页
随着CMOS工艺微缩,静态随机存取存储器(SRAM)在宇航级场景下面临严峻辐射可靠性挑战,且现有抗辐射加固(RHBD)结构难以兼顾高抗辐射能力与高速读写访问性能。为此,该文提出一种面向高速读写需求的宇航级抗辐射SRAM单元RFWF16T。该结构通... 随着CMOS工艺微缩,静态随机存取存储器(SRAM)在宇航级场景下面临严峻辐射可靠性挑战,且现有抗辐射加固(RHBD)结构难以兼顾高抗辐射能力与高速读写访问性能。为此,该文提出一种面向高速读写需求的宇航级抗辐射SRAM单元RFWF16T。该结构通过双源隔离机制,将敏感节点缩减至2个;同时,通过构建对称的反馈回路,该单元实现了100%的单节点翻转自恢复与83.3%的双节点翻转自恢复。为突破传统加固结构的速度瓶颈,RFWF16T利用短反馈路径与低阻抗电压泄放回路,在28 nm工艺下实现了20.97 ps的读访问时间与2.72 ps的写访问时间,其读写速度相比其他8种同类典型加固结构分别平均提升了46.65%和14.77%。蒙特卡罗与工艺角-电压-温度实验表明,该结构在宽扰动范围内具有强鲁棒性,并在综合电气质量度量评价中表现最优。结果表明,RFWF16T在保证高抗辐射能力的同时有效解决了读写速度瓶颈,具备工程应用潜力。 展开更多
关键词 静态随机存取存储器 抗辐射加固 单节点翻转 双节点翻转 高速读写访问
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预应力混凝土用钢棒头部镦粗开裂原因分析及改进措施 认领 引用
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作者 曹志刚 李果 +3 位作者 蒋磊 朱小硕 倪天伟 张旭冉 《轧钢》 北大核心 2026年第2期165-171,共7页
针对某高速线材机组生产的30MnSiϕ12 mm盘条在用于加工预应力混凝土用钢棒进行头部镦粗时,部分钢棒镦头发生开裂的问题,本文通过对开裂试样进行裂纹形貌观察、夹杂物分析、显微组织和成分分析,研究了开裂原因并提出了相应措施。结果表明... 针对某高速线材机组生产的30MnSiϕ12 mm盘条在用于加工预应力混凝土用钢棒进行头部镦粗时,部分钢棒镦头发生开裂的问题,本文通过对开裂试样进行裂纹形貌观察、夹杂物分析、显微组织和成分分析,研究了开裂原因并提出了相应措施。结果表明,预应力混凝土用钢棒镦头开裂是由于钢坯中磷、硫含量偏高,且形成偏析,轧制过程中产生了耳子缺陷,使轧制成品形成折叠、包线缺陷,拉拔扭转螺旋肋时在最大切应力作用下折叠、包线进一步扩展为裂纹而造成的。为此,针对关键工序提出了相应的改进措施:炼钢及精炼过程严格进行成分控制,最大限度降低磷、硫元素含量,提高钢水纯净度,减少成分偏析与波动幅度;按工艺技术规程进行轧制,合理设计孔型,准确计算压下量和宽展,精确调整辊槽和导卫位置,减轻或消除成品前轧件的耳子、飞边、划伤等缺陷,以及包线、折叠、翘皮、结疤等表面缺陷;拉拔过程中使用适当的润滑剂,以减少摩擦和热量的产生,从而降低产生裂纹的风险;镦头前要重点关注端部感应加热的温度,控制在(900±20)℃为最佳。采用改进措施后,消除了预应力混凝土用钢棒镦头开裂这一现象。 展开更多
关键词 预应力混凝土用钢棒 镦头 开裂 耳子 包线 扭转切应力 感应加热 改进措施
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